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Institut für Technische Informatik

Completed Diploma Theses

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  • Diplomarbeit Nr.3023: Wrapper-Optimierung im 3D-Entwurf
    Dennis Neuendorf
    03.05.2010 - 24.11.2010
    Abstract

    Beim Entwurf von Systems-on-a-Chip (SoCs) ist der Standard IEEE 1500 sehr bedeutend, da er die Grundlage für den Testzugriff auf interne Strukturen des Chips darstellt. Neuere integrierte Schaltkreise (ICs) werden auch horizontal in mehreren Schichten entworfen wobei Through-Silicon-Vias die verschiedenen Dies verbinden. Da auch die verwendeten Cores 3-dimensional aufgebaut sein können, stellen sich an den Entwurf von Core-Teststrukturen neue Herausforderungen.

    Vor dem Einfügen in einen IC wird ein Core mit Hilfe eines Wrappers an den IC angepasst. In dieser Arbeit wird eine Möglichkeit aufgezeigt wie die Teststrukturen eines solchen gewrappten 3D-Cores im Entwurfsprozess nach den Kriterien Balancierung der Wrapper-Ketten und Minimierung von Verdrahtungslänge und Anzahl der TSVs optimiert werden können. Dazu werden die einzelnen Arbeitssschritte auf Graphenprobleme reduziert und durch effiziente Heuristiken gelöst um auch bei größeren Schaltungen angewandt werden zu können.

  • Study Thesis Nr.2254: Practical Approach to In-Field Hardware Testing
    Dominik Ull
    11.01.2010 - 13.07.2010
    Abstract:

    The goal of this project is to develop a low-cost embedded device for in-field hardware testing, ranging from measuring afixed frequency up to interpreting Standard Test and Programming Language (STAPL) script files that allow testing, debugging and programming of any in-field JTAG IEEE 1149.1 compliant target device. Software applications based on this embedded platform make it possible to interface Serial Peripheral Interface (SPI) ports, log data and visualize it. This project covers the whole rapid prototyping design cycle including schematics development, assembly placing & routing for a Printed Circuit Board (PCB) layout as well as setting up an open source tool chain for cross compilation of thefirmware.

  • Diplomarbeit Nr.2980: Retargeting a C compiler to the HAPRA/FAPRA architecture
    Tilmann Scheller
    19.10.2009 - 20.04.2010
    Abstract:

    The HAPRA and FAPRA architectures are simple 32-bit RISC architectures which are used for educational purposes. Without a compiler for a high-level language, software for the HAPRA/- FAPRA architecture needs to be written in assembly language. This is un- fortunate since writing software in assembly language is time-consuming, error-prone and results in unportable software. The goal of this thesis is to develop a complete C-based toolchain for the HAPRA/FAPRA architecture, including an assembler, a C compiler and porting a C standard library. The resulting toolchain is used to compare the different subsets of the HAPRA/FAPRA instruction set in terms of runtime performance and space efficiency. With the availability of a C compiler for the target architecture it is signficantly easier to measure the impact of extensions or modfications of the existing instruction set. A wide spectrum of portable open source software exists today. The avail- ability of a C-based toolchain for the HAPRA/FAPRA architecture enables, at one go, access to this large software stack. It is expected that this toolchain will be used to port a full operating system to the HAPRA/FAPRA archi- tecture. The ability of running an entire operating system is also likely to be a great motivator for students designing their own custom implementations of the HAPRA/FAPRA architecture as part of their lab courses.

  • Master Thesis Nr.2813: FPGA Emulation of a GALS Network-on-chip interconnection
    Alejandro Cook
    04.07.2008 - 03.02.2009
    Abstract:

    As the number of processing units grows ever larger in current integrated systems, Networks on Chip offer a promising alternative over traditional bus-based communication backbones. In order to overcome the inherent limitations of a shared medium, a Network on Chip (NOC) makes use of many of the key concepts found in wide area computer networks and, as a consequence, the system designer needs to face a large number of implementation options and compromises. In this Master Thesis the emulation framework VASH is introduced. VASH is able to assist the designer in the generation and characterization of large NOCs and enable him to explore several design options in a multi FPGA emulation platform. VASH is written in a high level programming language and produces synthesizable VHDL descriptions. In order to account for some of the problems in current deep submicron technologies, VASH supports a mesochronous clocking scheme and implements two different synchronization strategies found in the literature, namely, a simple double flip-flop synchronizer and a lower latency latch-based synchronizer.

  • Master Thesis Nr.2803: Investigation of the Impact of the Error Recovery Distribution on Power and Performance of Networks-on-Chip
    Donny Kurnia Sutantyo
    24.07.2008 - 23.01.2009
    Abstract:

    Power and reliability issues are very important in the Network-on-Chip based design. In this thesis project, it is proposed to extend a Network-on-Chip platform by adding error recovery components to increase the reliability. The error recovery extensions are carried out in two different methods, which are the distributed error recovery scheme and the end-to-end error recovery scheme. Power and performance investigation are performed for both error recovery schemes in order to find the best solution. According to the investigation, it is discovered that the distributed error recovery scheme has better performance and has less power consumption than the end-to-end error recovery scheme in every tested case.

  • Master Thesis Nr.2774: LEON-Based Multiprocessor System on FPGA Network
    Antonio Fernandez Lancho
    15.06.2008 - 15.12.2008
    Abstract:

    Today's consumer electronics and industry demand microprocessors with high performance, wider functionality and low power consumption that standard architec-tures can not provide. Therefore designer resort to Multi-Processors Systems-on-a-Chip (MPSoCs) which exploit the high level of integration provided by current and future semiconductor manufacturing processes and, at the same time, meet the constraints imposed by the embedded systems. The development of MPSoCs faces a broad design space, hence prototyping systems can be used to evaluate different design decisions at architecture level. The aim of this Master Thesis is the implementation of a FPGA-based evaluation MPSoC using four LEON3 processors and the AMBA bus. This comprises the development of a shared memory architecture and the I/O infrastructure. In parallel, a bare runtime environment is required for the execution of distributed applications. Finally, the performance of the system is evaluated in terms of memory bandwidth,communication throughput, processing capabilities and area.

  • Master Thesis Nr.2773: Design and Analysis of a Network-on-Chip Infrastructure
    Frau Yijun Qu
    15.06.2008 - 15.12.2008
    Abstract:

    Nowadays the construction of efficient chip-wide communication infrastructures is becoming increasingly important for many reasons, as for example growing system complexity, increasing use of parallel architectures and the need to manage power and thermal limits. Therefore the Network-on-Chip (NoC) paradigm has been introduced. It borrows ideas from Computer Networks, which employs layered protocol architecture and packet switched data transmission, for providing scalable interconnection schemes and communications among on-chip cores. The aim of this Master Thesis is an experimental implementation of a NoC that can be used as a System-on-Chip (SoC) interconnect for SoCs or Multiprocessor SoCs (MP SoCs). This implementation takes Network-on-Chip Emulator (NoCem) as a reference and the result is synthesizable to run on an FPGA. In the end, the system is evaluated by both deterministic traffic and randomized traffic with regard to communication performance, i.e. Latency and Bandwidth. The results are compared with the the original NoCem in terms of performance and area.

  • Master Thesis: High Precision Encoder System Optimized for Speed Applications
    Juan Carlos Garza Fernandez
    07.05.2008 - 06.11.2008
    Abstract:

    A system composed by an ordinary one read head rotary encoder mounted to a shaft delivers an intrinsic error in the angle measurement it delivers. This error which is caused by the lack of concentricity (eccentricity) between the shaft and the encoder scale has a sinusoidal form which and is unavoidable. Additionally, commercial encoders have a bandwidth that is generally limited by the interpolation electronics that it contains that limits the maximum rotation speed to about 2000 rpm (depending on the encoder resolution). In this thesis, a rotary encoder system which processes the measurements from two analog read heads (instead of one) within an FPGA in order to compensate for the eccentricity error on the fly and at high speeds is presented. Electronics and Programmabe logic design, implementation and results are discussed.

  • Studienarbeit Nr.2165: Evaluation kommerzieller Werkzeuge zur Diagnose von fehlerhaften Chips
    Jan-Peter Ostberg
    15.04.2008 - 15.10.2008
    Abstract:

    Diese Arbeit befasst sich mit der Evaluation kommerzieller Werkzeuge zur Diagnose von fehlerhaften Chips. Diese Studienarbeit verschafft einen Ueberblick ueber die sich auf dem Markt befindlichen Tools zur Fehlerdiagnose. Diese Tools werden mit denen der Forschung basierend auf Metriken verglichen. Die Metriken sind sowohl bekannte aus der Literatur sowie selbst definierte. Die Studienarbeit soll eine bessere Beurteilung der Fortschritte durch die Forschung ermoeglichen.

  • Master Thesis Nr.2667: Efficient On-Chip Compaction of Test Responses
    Bartlomiej Chechelski
    07.09.2007 - 08.04.2008
    Abstract:

    Today's VLSI circuits demand for more and more computational power during testing. The constraints of testers memories extort using techniques to compact output responses. Space compactors and time compactors are used in combination to reduce test volume and make testing more cost effective. In this thesis an interest is put into space compactors and their implementation utilizing properties of error-correction-codes. It is known a priori that the degree of their compaction is about one or two orders of magnitude, whereas the capabilities of fault diagnosis are not so obvious. A goal is to determine fault detection and fault diagnostic properties of a set of industrial benchmarks with compactors attached to them. The results are obtained by fault simulation carried out on a software model.

  • Master Thesis: Eclipse Based Frontend to Layout Navigation for Precision Diagnosis
    Ozan Kasimoglu
    15.05.2007 - 14.11.2007
    Abstract:

    Today, defect localization and fault identification problems are addressed by many diagnostic techniques each of which give focus on locating the defects and modeling their logic behaviors. In most of these techniques, defects are assumed to be localized, that is, circuit elements like transistors, gates or interconnects affected by a defect are confined to a restricted region in IC layout. This fact at first glance necessitates utilization of layout information in order to locate regions identified as potentially faulty. By mapping diagnosis results into layout and rapid navigating through these suspected regions, the defect mechanism in a faulty chip can be understood more in detail.

    Quick and precise layout exploration therefore becomes a crucial issue but also a potential problem as the complexity of IC increases. The fact that a huge IC layout may contain billions of geometry elements in space makes navigation performance a big bottleneck. To avoid this, layout navigation problem should be supported with efficient geometrical algorithms which help quick search of desired layout regions. In the presence of these algorithms, interactive localization can also be achieved by mirroring defect locations in different abstraction levels of IC design.

    The objective of this thesis work is to help realize such a scheme while providing bidirectional circuit referencing between layout and gate netlist descriptions. By this means, circuit elements which lie in the physical neighborhood of suspected defect locations in layout will be mapped to the corresponding circuit elements in netlist and vice versa.

  • Master Thesis Nr.2589: Partial Scan Design for Generation of Minimal Size, Balanced ATPG Models
    Sambhavi Parajuli
    12.02.2007 - 14.11.2007
    Abstract:

    Different types of design for testability (DFT) strategies such as scan chains, DFT for built-in-self-test, allow design modifications that provide improved access to internal circuit elements and therefore make test generation and test application cost-effective. Among various DFT techniques partial scan design has been widely accepted as an effective technique to reduce the complexity of sequential circuit testing, while reducing area and performance overheads compared to full scan design method. In order to balance the trade off between area, performance and testability several techniques for selecting flip-flops of partial scan design based on structured analysis methods have been proposed. Using available methods to select the minimum number of flip-flops to scan, a circuit can be made acyclic by removing all the feedback loops in a given sequential circuit. Then the acyclic circuit is balanced, such that the balanced ATPG model (BAM) results in an equivalent combinatorial representation. The partial scan model is then optimized under the constraint of the size of the combinational model, thus reducing the computational complexity of the simulation/ATPG models.

    In order to support new DFT architectures more easily, a software infrastructure should be designed that combines the existing algorithms and tools implemented in the Simple Gate Netlist Simulator (SIGNS) framework with logic simulation and circuit transformation. SIGNS is a gate-level circuit analysis and simulation tool for VHDL and ISCAS design description.

  • Diplomarbeit Nr.2577: Pseudo-Exhaustive Test Pattern Generation for Big Circuits
    Diana Taut
    Sommersemester 2007
    Abstract:
    Um die Zuverlässigkeit von Schaltnetzen zu ermöglichen, müssen diese entsprechend getestet werden. Das Problem dabei ist, dass Schaltnetze immer größer werden. Mit der Zunahme von Eingängen der Schaltung nimmt auch die Anzahl und die Größe der Testmuster zu.
    Die Schaltungen werden aber nicht nur größer, sie werde auch immer schneller, d.h. die Kegellänge nimmt ab. Als Kegel wird der Teil der Schaltung bezeichnet, der alle Eingänge enthält, die für den jeweiligen Ausgang relevant sind. Im Normalfall gibt es sehr viele relativ kleine Kegel, die von gleicher Größe sind. Daraus entsteht der Vorteil, dass man diese dann pseudoerschöpfend aufzählen kann.
    Durch das Anwenden des pseudoerschöpfenden Testens auf die Schaltungen soll ermöglicht werden, dass man alle kombinatorischen Fehlfunktionen in einem Kegel erreicht.
    Ziel dieser Arbeit ist, dafür ein Algorithmus zu entwickeln, durch welchen in Abhängigkeit von der maximalen Kegelgröße und dem maximalen Grad für das Mustergeneratorpolynom möglichst viele Kegel erschöpfend getestet werden können. Erwartungsgemäß gibt es auch sehr große Kegel, für die man keine vollständige Fehlererfassung erreichen kann. Für die übrig bleibenden Fehler sollten dann Muster mit einer minimierten Anzahl an spezifizierten Bits erzeugt werden.
  • Studienarbeit Nr.2109: Comparison of Asynchronous Design Styles on the Basis of a Network-on-a-Chip Switch
    Michael Kaufmann
    01.05.2007 - 01.11.2007
    Abstract:

    Due to progress in process technology the transistor count and density on actual chips is ever increasing. This trend shifted the focus of the advancement in microelectronics from the integration of systems on a chip (SoC) to the integration of complete networks of functional units on a chip (NoC), which are connected by complex communication networks. These networks have a major impact on reliability and performance of the whole system. At the same time the optimization goals change towards power efficiency and high reliability which could be reached by using the asynchronous design approach.

    This study theses includes the following tasks:

    • Examination and quantification of several asynchronous handshaking mechanisms
    • Choice of one protocol well suited for high reliability
    • Design and implementation of an highly reliable asynchronous NoC switch
    • Quantification of the implementation regarding performance and reliability

  • Diplomarbeit Nr.2588: Fehlersimulation von kleinen Gatterverzögerungsfehlern unter der Annahme von Parametervariationen
    Christoph Harald Gellner
    Sommerester 2007
    Abstract:

    Beim Gatterverzögerungsfehlermodell wird davon ausgegangen, dass aufgrund eines Produktionsfehlers Transitionen durch einen bestimmten Gattereingang bzw. Gatterausgang um eine gewisse Zeit verzögert werden. Dieses Verhalten kann zu einem Fehlverhalten des Gesamtsystems führen, wenn durch so einen Fehler die Verzögerungen eines Pfades durch die Schaltung größer als der maximal erlaubte Wert wird. Somit hängt unter Einfachfehlerannahme die kritische Größe eines Gatterverzögerungsfehlers, ab der es zum Fehlverhalten des Gesamtsystems kommen kann, unmittelbar mit der Verzögerungszeit der funktionalen Pfade durch die Fehlerstelle und der Zykluszeit zusammen. Ebenso kann ein Test auf Gatterverzögerungsfehler selbst bei festen Verzögerungszeiten für die einzelnen Gatter nur feststellen, ob die Verzögerung eines potenziellen Fehlers größer oder kleiner als ein bestimmter Wert ist.

    Beim Gatterverzögerungsfehlermodell wird davon ausgegangen, dass aufgrund eines Produktionsfehlers Transitionen durch einen bestimmten Gattereingang bzw. Gatterausgang um eine gewisse Zeit verzögert werden. Dieses Verhalten kann zu einem Fehlverhalten des Gesamtsystems führen, wenn durch so einen Fehler die Verzögerungen eines Pfades durch die Schaltung größer als der maximal erlaubte Wert wird. Somit hängt unter Einfachfehlerannahme die kritische Größe eines Gatterverzögerungsfehlers, ab der es zum Fehlverhalten des Gesamtsystems kommen kann, unmittelbar mit der Verzögerungszeit der funktionalen Pfade durch die Fehlerstelle und der Zykluszeit zusammen. Ebenso kann ein Test auf Gatterverzögerungsfehler selbst bei festen Verzögerungszeiten für die einzelnen Gatter nur feststellen, ob die Verzögerung eines potenziellen Fehlers größer oder kleiner als ein bestimmter Wert ist.

    Um die statistische Verteilung der durch eine gegebene Menge von Testmustern erkannten Größen von Gatterverzögerungsfehlern zu ermitteln, soll in dieser Diplomarbeit der Fehlersimulator von Signs entsprechend erweitert werden.

    • Dazu ist es in einem ersten Schritt nötig den Fehlersimulator um die Gutsimulation einer geeigneten Logik zu erweitern. Mit den Ergebnissen dieser Gutsimulation ist es möglich eine prinzipielle Aussage zu treffen, an welchen Stellen Gatterverzögerungsfehler mit dem gegebenen Testmusterpaar beobachtbar sind.
    • Um diese Wahrscheinlichkeitsverteilungen zu bestimmen, muss in einem zweiten Arbeitsschritt der Fehlersimulator um die Modellierung der Verzögerungen der einzelnen Gatter erweitert werden. Anschließend soll mit einem an SSTA (statistical static timing analysis) angelehnten Verfahren für jede der im ersten Schritt bestimmten erkennbaren Fehlerstellen die Verteilungsfunktion der maximalen Verzögerungszeit der Pfade mit Signalwechsel ermittelt werden.
    • Mit den so ermittelten statistischen Verzögerungszeiten soll im dritten Abschnitt der Arbeit die Wahrscheinlichkeitsverteilung der durch jedes Testmusterpaar erkennbaren Größen eines Gatterverzögerungsfehlers berechnet werden.
    • Optional kann untersucht werden, welche Aussagen durch mehrere Testmusterpaare, die einen Gatterverzögerungsfehler testen, getroffen werden können und eine Metrik zur Bewertung einer Menge von Testmustern definiert werden.

  • Studienarbeit Nr.2111: Survey and Defect-Analysis of Power Gating Structures
    Simeon S. Wahl
    03.05.2007 - 02.10.2007
    Abstract:
    Leakage current is a major problem in current and future circuit technologies, which leads to high static power consumption eventually exceeding the dynamic power in integrated circuits. Power gating is an efficient technique to reduce leakage current during inactivity of a circuit partition. Several different implementations of power gating are currently used in industrial applications and some test methodologies have already been proposed. In this thesis the power gating structures are modeled at the analog circuit level. The common failures of the footer devices are analyzed and their effects on the circuits behaviour in terms of functionality, timing and power-on behavior are determined.
  • Diplomarbeit Nr.2527: Graphenalgorithmen zur Optimierung von Scanketten im Selbsttest
    Nikolaus Hörr
    Wintersemester 2006/2007
    Abstract:
    Eine Möglichkeit, den Energieverbrauch beim Test von integrierten Schaltungen zu verringern, besteht in der zeitweisen Abschaltung von einigen der für BIST verwendeten Scanketten, die während einzelner Testphasen weder für die Beobachtbarkeit noch für die Steuerbarkeit benötigt werden. Durch eine optimierte Verteilung der Flipflops auf Scanketten kann der Energieverbrauch beim Test weiter gesenkt werden. Es werden verschiedene Abbildungen dieses Optimierungsproblems auf ein Graphenproblem, sowie die Implementierung einer Graphenbibliothek vorgestellt, die mit verschiedenen Algorithmen und Kostenfunktionen zur Berechnung optimierter Partitionierungen der Scanketten verwendet werden kann.
  • Studienarbeit: Transformation von VHDL-Prozessen in endliche Automaten
    Lars Schäfer
    01.06.2006 - 30.11.2006
    Abstract:
    Die Modellierung eines digitalen Systems in Form eines oder mehrerer endlicher Automaten ist ein verbreitetes Vorgehen beim Entwurf. Für die Synthese endlicher Automaten existieren eine Reihe spezialisierter Werkzeuge und Algorithmen. Dieser Vortrag zeigt eine Methode, mit der sich ein endlicher Automat in VHDL automatisiert erkennen und extrahieren lässt, sofern die Spezifikation einigen Designregeln genügt. Vorgestellt wird au&stlig;erdem eine Implementation des entworfenen Algorithmus innerhalb von Signs, die erkannte Automaten in das Format KISS exportiert.
  • Master Thesis Nr. 2459: Fault Simulation of Cell-based Designs by using a FPGA-based Emulation Machine
    Rio Mascaraenhas
    08.02.2006 - 04.09.2006
    Abstract:
    Contemporary digital logic design cycles rely on fault simulation to determine the fault coverage of a given set of patterns. Presently, this fault simulation is performed by various software tools and consumes a significant amount of the design cyle time.
     
    This Master Thesis evaluates the possibility of performing this fault simulation on a FPGA-based hardware emulator. This work focuses on the cell fault model, as it is a more generalized version of many fault models in use today. This work tries to take advantage of the speed of hardware emulation as well as the parallelism that it intrinsically offers. It is the aims to provide a method for library designers to specify the cell faults, and to determine the detection of these faults by a list of patterns using a FPGA-based hardware emulation machine.
  • Diplomarbeit Nr. 2458: Investigation of a ROM-based BIST architecture
    Hairuo Qiu
    06.02.2006 - 22.08.2006
    Abstract:
    A mixed-mode BIST approach should be investigated for stuck-at fault testing of digital circuits with scan design.The BIST architecture is used in which a pseudorandom test sequence produced by a modular LFSR (MLFSR) is initially applied to the circuit under test (CUT). Deterministic patterns are generated and encoded as seeds of the MLFSR used in the pseudo-random phase for the faults remained undetected. The seeds are stored on an on-chip ROM. The goal of this thesis is to investigate different approaches to reduce the size of the necessary ROM. Given the target fault coverage, the impact on the ROM size has to be investigated regarding to the MLFSR parameters (size and number of terms of the MLFSR feedback polynomial, position of the interconnections (taps) between the MLFSR and the scan chains), the length of the pseudo-random test sequence and an encoding scheme to concatenate several deterministic patterns with a single seed.
  • Diplomarbeit Nr. 2451: Prüfgerechter Entwurf und Testerzeugung für den Leon2-Prozessor
    Xiaojun Yang
    03.02.2006 - 03.08.2006
    Abstract:
    Die Komplexität von modernen Prozessoren nimmt schnell zu. Folglich sollten sie vor der Auslieferung ausreichend geprüft werden. Mit der Verbesserung von der Testbarkeit wird nicht nur eine höhere Fehlererfassungsrate sondern auch eine kürzere Testanwendungszeit zu erreichen sein. Hierbei erweist sich die DfT (Design-for-Test) als eine effiziente Technik, die Testbarkeit von Schaltungen zu verbessern. Das Hauptziel dieser Diplomarbeit ist, die strukturelle Testbarkeit von Leon2- Prozessoren zu verbessern.
  • Diplomarbeit: USB 2.0 basiertes Test-Framework
    Andreas Heinchen
    01.10.2005 - 31.04.2006 - 03.08.2006
    Abstract:
    Aufgrund der höher werdenden Integrationsdichte und der wachsenden Anzahl von Schaltelementen auf integrierten Schaltkreisen steigt der Umfang der Testmuster, mit denen diese Schaltkreise nach der Herstellung auf ihre Funktionsfähigkeit überprüft werden, immer weiter an. Dadurch sinkt die Praktikabilität etablierter Testmethodologien wie IEEE 1149.1(JTAG) im zunehmenden Maße, da die Bandbreite der vorgesehenen Schnittstelle nicht mit dem Umfang der Testdaten mit wächst. Zudem besitzen viele Integrierte Schaltungen heute standardisierte Schnittstellen, deren Durchsatzraten höher ist. Die Idee, die vorhanden Schnittstellen für die Übertragung von Testmustern zu benutzen um einerseits die Durchsatzrate zu steigern und um andererseits die Kosten zu senken, liegt nahe. Es wird aufgezeigt, welche Probleme dabei auftreten und wie diese gelöst wurden.
  • Diplomarbeit: Adaptive Fehlersuche in Schaltnetzen
    Stefan Holst
    01.06.2005 - 30.11.2005
    Abstract:
    Die Fehlersuche oder logische Diagnose ist der Teilbereich der Diagnose, der sich mit dem Auffinden von Defekten in fehlerhaften Prototypen und Rückläufern über das von außen messbare Verhalten der Schaltung beschäftigt. Bei der Diagnose soll die Ursache ermittelt werden, warum ein Chip einen Test nicht bestanden hat. Diese Ermittlung ist sehr wichtig um den Produktionsprozess zu optimieren oder das Layout von besonders anfälligen Stellen robuster zu gestalten. Auf diesem Wege kann die Ausbeute erhöht werden, was die Produktionskosten pro Chip senkt. Zur Lokalisierung der Defekte muss das Verhalten der Schaltung beim Anlegen von Testmustern analysiert werden. Bestehende Verfahren benutzen dazu Fehlerwörterbücher, die die Antworten der Schaltung auf mögliche Fehler abbilden. Bei immer größer werdenden Schaltungen werden diese Fehlerwörterbücher allerdings sehr groß und zunehmend unpraktikabel. Im Rahmen dieses Vortrages wird ein adaptives Verfahren vorgestellt, das auf Fehlerwörterbücher verzichtet und mit statistischen Mitteln beliebige Fehler in einem Schaltnetz lokalisieren kann.
  • Diplomarbeit: A Signs Plugin for Eclipse
    Ge Gao
    15.04.2005 - 14.10.2005
    Abstract:
    Signs, or SImple Gate Netlist Simulator, is a gate-level circuit analysis and simulation tool for VHDL and ISCAS design descriptions. Based on the Plug-In mechanism of Eclipse platform, a Signs plugin is contributed. In this presentation, the functions of this plugin will be shown, also the feutures of Eclipse Plug-In Development will be introduced. The algorithms for compiling the VHDL language and the architecture of this Plug-In are presented.
  • Diplomarbeit: Computing-Cluster-Based ATPG for Combinational Circuits
    Michael Imhof, Michael Kochte
    01.03.2005 - 31.08.2005
    Abstract:
    Deterministic Automated Test Pattern Generation is known to be NP-complete. Efficient serial algorithms exist that tackle current industrial sized circuits. But increasing circuit sizes result in long runtimes and demand for a better solution. The objective of this work is a parallelized implementation of a suitable state-of-the-art ATPG algorithm optimized for performance. This implementation should not harm the quality of the test pattern set with respect to compactness and resolution compared to serial algorithms.
  • Studienarbeit Nr. 2006: Backend zum Erzeugen von Testmustergeneratoren für den PET von Schaltkreisen
    Thomas Derr
    01.02.2005 - 02.08.2005
    Abstract:
    Die Komplexität hochintegrieter Schaltungen nimmt immer weiter zu. Ein 32-Bit Volladdierer mag bei Taktfrequenzen im Gigahertzbereich noch mit akzeptablem Zeitaufwand erschöpfend testbar sein. Eine Schaltung mit 64 oder mehr Eingängen ist nicht mehr in wenigen Sekunden erschöpfend zu testen, da der Zeitaufwand exponentiell mit der Anzahl der Eingänge zunimmt. Analysiert man eine Schaltung, so ist ersichtlich, dass ein Ausgang meist nur von einer Teilmenge aller Eingänge abhängt. Ein "Pseudo Erschöpfender Test" (PET) führt nun einen Test der Ausgänge einer Schaltung so durch, dass nur die Eingänge berücksichtigt werden, die den Wert an einem Ausgang auch verändern können. So lassen sich Ausgänge eventuell parallel testen, und die einzelnen Testlängen werden deutlich reduziert. Ziel der Arbeit ist es, ein Backend zu erstellen, welches zu einer gegebenen Überdeckung eines Schaltnetzes einen Pseudo Erschöpfenden Test erzeugt, d. h. es wird ein Testmustergenerator erzeugt. Um die Qualität des berechneten Testmustergenerators zu bestimmen, sollen Fehlersimulationen durchgeführt werden. Dazu soll eine äquivalente Beschreibung des Testmustergenerators in VHDL erzeugt werden. Anschliessend wird dann einerseits eine compilierte Fehlersimulation durchgeführt, und andererseits wird die Ausgabe des vom Backend erzeugten Testmustergenerators direkt benutzt, um eine Sofwarefehlersimulation durchzuführen. Anschliessend sind die Ergebnisse der Fehlersimulation zu vergleichen.
  • Diplomarbeit: Power Reduction For Logic Built-In Self Test Using Scan-Chain Disable
    Christian Zöllin
    01.09.2004 - 31.03.2005
    Abstract:
    The upcoming Cell microprocessor by Sony, Toshiba and IBM consists of a 64b PowerPC core (PU) and 8 Synergistic Processing Elements (SPEs) that have a SIMD ISA. Yet it has a typical functional power consumption that makes it suitable for applications like set-top boxes or game consoles. This level of power efficiency can only be achieved by using fine grained clock gating with local clock buffers (LCBs).
     
    Built-in self test is a major part of the manufacturing test procedure for this processor, with the PU and every SPE having its own BIST satellite. However, pseudo random patterns cause a high switching activity in the logic which is not effectively reduced by the dynamic clock gating. Therefore, the test power envelope is expected to be so high, that the scan-speed has to be reduced significantly, thus extending test time.
     
    We propose a test power reduction method that uses the existing scan-gating in the LCBs with Logic Built-In Self Test (LBIST). In LBIST, except for the first 5-10% of test, patterms that detect additional faults (effective patterns) are scarce. Often, less than one pattern in a hundred detects new faults. In most cases, such an effective pattern needs only some of the available scan chains to stimulate the detection of the fault and all unnecessary scan chains can be disabled.
     
    Existing methods to compute the care bits in a pattern (i.e. reverse simulation) are either inapplicable to LBIST or they are too computationally expensive. Therefore, this work also proposes a compute efficient method to statically determine the set of chains that can be disabled. Using the proposed method, the maximum set of care bits is determined using a colored graph of the test model. Afterward, the care bits are mapped into the scan chains and the set of don't-care scan chains is determined.
     
    The approach has been demonstrated for the SPE of the Cell chip. With no degradation in the static fault coverage, the number of activated latches is reduced by 10-50%. depending on the point in test time. As expected, the proposed power reduction technique depends on the rate of effective patterns and thus, is most effective during the second half of the the targeted test time.
  • Diplomarbeit: Investigating an Online Testing Technique for Dynamic Memories
    Thomas Laun
    04.07.2004 - 03.01.2005
    Abstract:

    Bei einem Built-In Self-Test werden die Testausgaben häufig mit einem MISR zu einer Signatur komprimiert. Undefinierte Werte würden diese Signatur invalidieren und müssen daher maskiert werden.
     
    In dieser Arbeit wurde ein Verfahren zur Ansteuerung einer solchen X-Maskierungslogik für BIST entwickelt. Im Gegensatz zu früheren Arbeiten werden die Ansteuerdaten außerhalb des Chips generiert und in komprimierter Form übertragen. Ziel ist es, den Bedarf an zusätzlicher Hardware und insbesondere die Zahl der übertragungspins gering zu halten.

  • Master Thesis: Investigating an Online Testing Technique for Dynamic Memories
    Hiba Tamimi
    02.02.2005 - 02.11.2005
    Abstract:

    Error Detecting Refreshment is an integrated approach for built-in testing of embedded DRAMs. The testing process is tranparently carried out within the time slot, which is reserved for the periodic refresh operation of the DRAM.
     
    The aim of this thesis is to investigate the performance of the Error Detecting Refreshment approach when it is applied to testing SDRAMs. To stimulate the working environment of the embedded system that contains the SDRAM and the faults that occur in it, a complete system is modeled. The hardware overhead and the computation time of the testing circuit are studied.
     
    Two alternatives can be adopted when designing the testing circuit. The first alternative uses cascaded components of the testing circuit in order to speed up its computation and to localize more faults. This is accomplished on the expense of the hardware overhead. The second alternative demands less hardware overhead but requires more computation time and can localize relaatively less faults.
     
    VHDL is used in simulation. The first alternative is implemented and the experimental results show that the approach achieves high fault converge which approaches 100%. The error detection latency is low and nearly equals 50% of the refresh time.

  • Master Thesis: Development of a Generic Gateway for an Event controlled Communication based on a reconfigurable FPGA Architecture with a Soft-core Microcontroller
    Xiao Lei Guo
    01.07.2004 - 31.01.2005
    Abstract:

    In this master thesis, complying hardware software co-design methodology, some reference designs of CAN-Ethernet Gateway are developed. The development of a CAN-Ethernet Gateway includes both hardware and software works. In hardware, the system hardware structures with a μC IP core are built in a reconfigurable FPGA. In software, the CAN-Ethernet Gateway applications are designed to run above on this hardware structure. For different requirements, the different solutions on both hardware and software are adapted. Furthermore performances of those reference designs are tested in both system and chip level, and improved through optimized source code and enhanced the μC. During this development process, Altera Nios II Development Kit, Stratix Edition, is applied. It provides both hardware and software development platform and tools.

  • Studienarbeit: Fault Simulation for the Signs Gate Netlist Simulator
    Melanie Grieb
    Summer term 2004
    Abstract:
    A large number of commercial tools are available for scientific circuit simulation. However, these tools do not satisfy all requirements on scientific research. Truly scientific measures are difficult to obtain as the algorithms are secret and their correctness cannot be verified. Product contracts restrict publication and exchange of information and the expenses for software licences are high. Signs, or SImple Gate Netlist Simulator, is a gate-level circuit analysis and simulation tool for VHDL and ISCAS design descriptions. The topic of this thesis is to extend the software with a concurrent fault simulator to simulate stuck-at-faults on all gate ports in the netlist. Concurrent fault simulation is based on a general event-driven simulation algorithm which can be applied to arbitrary fault types. It extends an existing true-value simulation on "good-gates" with the simulation of a list of faulty gates, called bad-gates, attached to each good-gate. As Badgates are created for each stuck-at-faults and all good-gates on its fault path, a separate badgate set is created for each stuck-at-fault. During simulation of a test pattern, all badgates not corresponding to an active fault are deleted from the fault list. The remaining bad-gates on the output port represent the stuck-at-faults detected by the current pattern.
  • Studienarbeit: MIPS-Implementierung auf einem FPGA
    Thomas Laun
    Winter term 2003/2004
    Abstract:
    Aufgrund ihrer klaren und überschaubaren Struktur werden MIPS-Prozessoren als Beispielarchitektur in der Lehre des Instituts für Technische Informatik (ITI) eingesetzt. Neben der Simulation durch Software, ist eine Implementierung in Hardware für die Lehre von großem Wert. Kommerziell erhältliche MIPS-Systeme haben jedoch den Nachteil sehr umfangreich zu sein, so dass sie nur schwer zu benutzten sind. Von Vorteil ist daher eine auf das Wesentliche reduzierte Implementierung. In diesem Vortag wird ein MIPS-Entwurf vorgestellt, der diese Lücke schließt. Er wurde als Studienarbeit am ITI entwickelt. Außerdem wird darauf eingegangen, welche Möglichkeiten dieser Entwurf bietet und wie er benutzt werden kann.
  • Studienprojekt: SoC-Framework zur Unterstützung der Hardwareentwicklung in Lehre und Forschung
    Michael Imhof, Andreas Heinchen, Stefan Holst, Michael Kochte
    Winter term 2003/2004
    Abstract:
    Aufgrund der steigenden Integrationsdichte beim Hardwareentwurf wird der modulare Entwurf zunehmend wichtiger. Durch die immer kürzer werdenden Entwicklungszyklen gewinnt reprogrammierbare Logik gegenüber traditioneller ASIC-Technologie immer mehr an Bedeutung. Gerade im universitären Umfeld bieten sich die FPGA Technologie zur schnellen Evaluation eigener Designs an und führt in der Industrie zu einer kürzeren Entwicklungszeit bis zur Marktreife. Diese Trends führen zur Verschiebung der Entwurfsmethodologie vom traditionellen Custom-Design hin zum Core basierten Entwurfsstil. Im universitären Bereich bieten sich durch freie Cores vielfältige Möglichkeiten. Ziel dieses Studienprojektes ist eine dafür geeignete Entwicklungs-umgebung bereitzustellen und zu evaluieren um eine Grundlage für den Einsatz in Forschung und Lehre zu bieten.
  • Test Data Compression Framework for SoCs
    Farrukh Masood
    05.05.2003 - 11.11.2003
    Abstract:
    Test resource partitioning schemes, based on test data compression and on-chip decompression, offer a promising solution to the problem of ever growing test data volume for complex digital systems. The reduction in test data volume not only reduces ATE memory requirements but also the testing time. So reducing test data volume thereby results in lowering test costs and time-to-market for SoC. This thesis deals with exploring different test data compression techniques mainly runlength compression technique and its variants (Frequency-directed run-length compression and Golomb compression) and simulating the complete test process to see the implications of these techniques in real world scenario by comparing their performances.
  • Benchmarks für den Architekturentwurf von InfiniBand Chips
    Lars Schäfer
    05.05.2003 - 11.11.2003
    Abstract:
    InfiniBand defines a channel based, switched fabric technology with high bandwidth and low latency for use in System Area Networks (SAN). InfiniBand defines connection oriented, connectionless (datagram), reliable and unreliable data transfer and offers both channel semantics (send/receive) and memory semantics (RDMA). The bandwidth currently ranges from 2.5 GBit/s (1X) to 30 GBit/s (12X).
     
    InfiniBand is a new technology and InfiniBand hardware is on the market for short time only. In order to make High-Level Design decisions and run performance simulations for future InfiniBand chips, typical benchmarks for these chips are needed. These InfiniBand benchmarks consist of InfiniBand work request generated by user-level applications. To obtain the InfiniBand benchmarks, two distributed user-level applications were used: A DB2 database that runs parts of the TPC-H benchmark and an MPI application that computes the Mandelbrot set. Both applications were run on a three node InfiniBand cluster and the InfiniBand work requests were recorded on Linux device driver level.
     
    A logging architecture was developed that provides a mechamism for running distributed user-level applications and automatically generating InfiniBand benchmarks for these. These benchmarks are analyzed statistically by a newly developed software to draw conclusions for the high-level design of InfiniBand chips. Additionally these benchmarks can be used for performance simulation of next generation's InfiniBand chips.
  • Master Thesis: Synthesis of Finite State Machines With Reduced Dependencies
    Abdullah Mumtaz
    05.05.2003 - 30.11.2003
    Abstract:
    Sequential circuits in the form of controllers, modeled as finite state machines (FSMs) have received special attention. The crucial step in synthesizing FSMs is the binary encoding of internal states, which are initially characterized by symbolic names only. This state assignment has a major impact on the area, speed and testability of the implementation. Reducing the state variable dependencies is a classical area of studies in synthesis of FSM and has many advantages like testability and speed. Difference approaches are proposed in the past targeting state variable encoding by reduced dependencies, but generally, computationally expensive and weak connection with logic optimization after encoding. In this Master thesis, a new scheme is presented where the concept of state assignment for reduced dependencies is merged with symbolic minimization for better logic optimization. The case of large FSMs is also discussed.
  • Master Thesis: Implementing a Scheme For External Deterministic Self-Test
    Abdul Wahid Hakmi
    22.04.2003 - 11.11.2003
    Abstract:
    The rising costs of IC testing and in particular the costs of Automatic Test Equipment (ATE) are major concerns for the semiconductor industry. One way to reverse the trend of rising testing costs is to use Design for Testability (DFT). Built-in Self-test (BIST) is the most important DFT technique. Among BIST, Deterministic BIST is the one which guarantees complete fault coverage. But this BIST technique results in significant hardware overhead. If this technique is implemented as Built-off Self-test (BOST) to overcome hardware overhead problem, it results in huge bandwidth requirement. It will be shown how we can overcome these problems using Test Data Compression Technique, as an example of Test Resource Partitioning (TRP). A compression technique will be presented along with associated off-chip encoder, control logic and on-chip decoder.
  • Diplomarbeit: Efficient Test Response Compaction Circuits for Space Compaction of Test Responses
    Tobias Bergmann
    22.04.2003 - 11.11.2003
    Abstract:
    The test data volumes for IC testing are currently increasing even faster than Moore's law. This increase requires IC test equipment with much more memory and larger test application time, which will result in a significant increase of test costs. A solution is "test data compression", which allows reduction of both the test data volume and test time. In the presentation, the focus is on test data compression of test responses by means of space compaction circuits. A space compactor allows to compact n response bits from a circuit-under- test into m bits per clock cycle, where m < n. The challenge is to design efficient space compactors that have no negative impact on test quality. Furthermore, such space compactors should not only output reliable pass-fail information, but also information on the amount and location of errors. This also makes it possible to gather (statistical) diagnostic data on the fly during production test. The presentation will deal with the design of such space compactors, which reduce the test data volume by almost a factor 10.
  • Master Thesis: Online-test as hardware / software co-design
    Constanza Lampasona
    02.12.2002 - 17.07.2003
    Abstract:
    Within the field of Hardware/Software Co-Design there are many research groups that have been working on the development of design systems and tools supporting a variety of aspects of the co-design paradigm. In this project a concept was investigated in order allow and facilitate the specification of fault detection properties at system level. Moreover, this concept was evaluated through a prototype. This was done with the help of Hardware/Software Co-Design tools. Redundancy explored and analysed by means of assertions to find out how it could be used in Hardware/Software Co-Design at a high level of abstraction.
  • Diplomarbeit: BDD Multilevel Synthesis of Logic Functions with Don't Cares
    Günter Bartsch
    01.12.2002 - 23.06.2003
    Abstract:
    Computer aided synthesis of logic functions is a vital topic in computer science. Over the years, different data structures that enable an efficient representation of logic functions have been explored and Binary Decision Diagrams (BDDs) have proven to be very useful in many cases. This talk will give an overview of how BDDs can be used to represent logic functions with don't cares and present an algorithm for synthesis that has been developed which operates on this representation. The algorithm uses a two-step approach to first exploit the don't care set to generate a minimized single BDD representation which is then transformed into VHDL for further processing using existing CAD tools.
  • Studienarbeit, Nr. 1871: Deterministische Testmustererzeugung mit on-chip eingebetteten Prozessorkernen
    Tobias Bergmann
    03.09.2002 - 03.03.2003
    Abstract:
    Der Trend bei SOCs (System On a Chip) geht zu immer leistungsfähigeren Prozessoren und Systemen. Dabei wird der Herstellungstest der vorentworfenen und validierten Komponenten immer komplexer, da mehr Transistoren pro Pin getestet werden müssen, und die Cores schwer zugänglich sein können (deeply embedded), d.h. keine direkte Schnittstelle zum äußeren des Chips haben. Dies kann mit externen Testern nur noch unter hohen Kosten und unter hohen Zeitaufwand pro Chip bewältigt werden.
     :
    Da die heutigen Designs of pin-limitiert sind, und daher auf dem Chip noch ungenutzte Chipfläche vorhanden ist, können die Testdaten auf dem Chip gespeichert werden. Ohne Kodierung derselben ist die Anzahl der speicherbaren Testdaten allerdings sehr begrenzt.
     :
    Aus diesem Grund existieren vielerlei Ansätze die anfallende Datenmenge zu reduzieren. Als kleine Auswahl seien hier LFSR (linear rückgekoppelte Schieberegister) bei denen nur ein Eingabebitstrom mit geringer Bandbreite zu speichern ist und deren Weiterentwicklung Bitflipping erwähnt, welche in der entstehenden Bitfolge selektiv Bits kippen kann. Neben vielen weiteren Verfahren existieren noch die im Vergleich zu den genannten Verfahren nur mäßige Kompressionsraten erzielenden, auf Entropieverringerung der Bitfolgen basierenden Methoden wie z.B. ZIP.
     :
    Bei dem hier verfolgten Ansatz werden nicht die Testdaten direkt oder in komprimierter Frm abgespeichert, sondern ein auf dem Prozessorkern des SOC lauffähiger Code, der diese erzeugt. Hierbei ist die Wahl des Algorithmus nach dem kodiert wird nicht von vornherein fest, und der Prozessor kann aufgrund der hohen Flexibilität sich nahezu optimal auf die jeweiligen Testdaten einstellen.
     :
    Hierbei wird die Leistungsfähigkeit des Chips nicht reduziert, da kein Eingriff in die kritischen Pfade stattfindet, und der Test kommt ohne erhöhte Leistungsaufnahme aus, da zu keinem Zeitpunkt mehr Recheneinheiten aktiv sind als im Systembetrieb.
  • Master Thesis: Exploring the Impact of Test Points on Silicon Area and Timing during Layout
    Ferry Syafei Sapei
    16.12.2002 - 16.07.2003
    Abstract:
    Scan test is performed to achieve high fault coverage with combinational automatic test pattern generator (ATPG). As the complexity of circuits increases, the number of test patterns also increases. Therefore test points are added to the scanable circuit to reduce the number of test patterns by achieving the same or even a better fault coverage. As the drawbacks of adding test points, the performance of the circuit may be affected and the required area for the circuit becomes larger. The thesis gives an analysis with an experimental result regarding the impact of test points in relation to the performance of the circuit and the required silicon area during layout.
  • Diplomarbeit: Test Data Compression for the Leon SoC platform
    Miguel Ángel Sebastián Gonzáles
    Winter term 2002/2003
    Abstract:
    The increasing complexity of the System-on-Chip (SoC) drives to the need of very expensive Automatic Test Equipment (ATE). The price of such equipment is determined mainly by two factors: The memory needed to store the test patterns and the number of pins required to access the core in test mode. Test data compression is one of the most important techniques to reduce the test data volume, as an example of Test Resource Partitioning (TRP). The most widely used codes for Test Data compression are run-length codes and its variants. The Leon SoC architecture platform from the European Space Agency will be used as case of study. First of all the necessary modifications to make it testable, Design for Test (DfT) will be introduced and the effect of and the compression of the generated Test Patterns analysed. An on-chip decoder and the necessary control logic will be inserted into the platform and finally the repercussions this insertion will be studied.
  • Diplomarbeit: Study of the Switching Activity of RISC-Processors exemplified by the Leon-Processor
    Marc Schuller
    Summer term 2002
    Abstract:
    In more and more devices like Laptops or PDAs, a low power consumption plays an important role. For the developers of such Low Power applications, a precise knowledge of the energy consumption of all the components is of high importance. In such devices, the processor plays a crucial role. In this diploma thesis, the Leon-processor is used as a case study to analyse the energy consumption of modern RISC-Processors. As a measure for the energy consumption, the Switching Activity of the Leon is used. Data of the Switching Activity is gathered using simulations with the Modelsim software package. The collected data is used to build a model for the Switching Activity of the Leon as a function of the executed instructions. Finally, the model is validated.
  • Diplomarbeit: Design of a Memory Management Unit for System-on-a-Chip Platform LEON
    Konrad Eisele
    Sommersemester 2002
    Abstract:
    Der LEON ist ein Prozessor ensprechend dem SPARC Standard, dessen VHDL Quellen frei verfügbar sind. Er wurde ursprünglich für die European Space Agency entworfen und wird derzeit von Gaisler Research gewartet. Ursprünglich wurde der Prozessor für eingebettete Systeme unter dem Betriebssystem RTEMS eingesetzt, so dass eine Memory Management Unit nicht erforderlich war. Für den Einsatz von Linzx ist das jedoch nicht ausreichend. Das Ziel der Diplomarbeit war, eine entsprechende MMU zu entwerfen, so dass Linux darauf bootfähig war.
  • Diplomarbeit: Design of an Audio Player as System-on-a-Chip
    Pattara Kiatisevi / Luis Azuara
    Summer term 2002
    Abstract:
    An Ogg Vorbis audio decoder based on Xiph's Vorbis reference library has been designed as System-on-a-Chip using hardware/software co-design techniques. A demonstrator was built on the XESS XSV-800 prototyping board. The platform contained the open source LEON SPARC-V8 architecture compatible processor, an AMBA bus, and the RTEMS embedded operating system. The audio interface hardware core from a previous project was imported and reused. Vorbis stream decoding process was too computation-intensive for a real-time software-only decoder on the target platform. After an analysis of the Vorbis decoding algorithm, the system was partitioned and a part of algorithm, MDCT, was selected to be implemented in hardware. The MDCT hardware core was designed, implemented and added to system via AMBA-bus interface of LEON. The final Vorbis audio player decoded Vorbis stream with the help of this MDCT-core. The presentation includes the demonstration of the hardware.
  • Studienarbeit: Industrielle Evaluation von RESPIN++
    Lars Schäfer
    01.02.2002 - 31.07.2002
    Abstract:
    RESPIN++ ist ein Verfahren für den eingebetteten deterministischen Test von Ein- Chip-Systemen. Diese Studienarbeit gibt einen Überblick über die RESPIN++ Testarchitektur, beschreibt die Implementierung und Performance-Optimierung des Kodierungsalgorithmus, sowie die Integration des IBM ATPG Tools und präsentiert abschließend experimentelle Ergebnisse mit Modulen des FSP0 Extender Chips von IBM.
  • Studienarbeit Nr. 1815: Beschleunigung eines Video Players durch Hardware
    Günter Bartsch
    01.02.2001 - 01.08.2001
    Abstract:
    Die flüssige Wiedergabe von komprimierten Videoströmen ist auch nach heutigen Maßstäben sehr aufwändig. Digitale Videodaten belegen unkomprimiert extrem viel Speicherplatz und müssen stark komprimiert werden, um auf gebräuchlichen Speichermedien kostengünstig abgelegt werden zu können. Um die dazu erforderlichen Kompressionsraten zu erzielen, werden in der Praxis spezielle, verlustbehaftete Algorithmen eingesetzt.
     
    In dieser Studienarbeit soll untersucht werden, inwieweit sich die MPEG-Wiedergabe durch den Einsatz spezialisierter Hardwarekomponenten beschleunigen läßt. Von den verschiedenen aktuellen Standards zur Videokompression wurde MPEG ausgewählt, weil dieser Standard offen zugänglich und weit verbreitet ist (Video-CD, DVD-Video und digitales Fernsehen, DVB bauen beispielsweise auf diesem Standard auf).
     
    Ziel der Arbeit ist es, zunächst die vorhandenen Standards zur Videokompression sowie existierende Software-Implementierungen zu evaluieren. Mit den daraus gewonnenen Erkenntnissen wird dann ein Framework zur Beschleunigung eines Software-MPEG-Players entworfen und teilweise implementiert, welches sich bis hin zu einem vollständigen Hardware MPEG-Video-Dekoder erweitern läßt.
  • Diplomarbeit: Diagnose und Überwachung von On-Chip Bussystemen
    Tobias Lohmiller
    01.10.2000 - 31.03.2001
    Abstract:
    Die praxisnah gehaltene Arbeit entstand im Rahmen eines Kooperationsprojektes mit der Firma Agilent Technologies Deutschland GmbH in Böblingen. Ihr Ziel war die Entwicklung und Implementierung eines Hardware-Monitors zur Diagnose von On-Chip-Bussen. Die drei Hauptbestandteile dieses Monitors sind ein Protokoll-Monitor, eine Diagnose-Einheit sowie ein Monitor zur Leisutngsbewertung. Der Protokoll-Monitor dient der Überprüfung der Konformität des Busverkehrs bezüglich des Busprotokolls und meldet Protokollverletzungen nach außen. Die Diagnoseeinheit zeichnet den internen Busverkehr auf und der Monitor zur Leistungsbewertung misst Busparameter um Aussagen über Busauslastung und Buslatenzen machen zu können.
  • Diplomarbeit: Design Guidelines to Perform Concurrent Test on Multiple Cores of a System-on-a-Chip
    Ramon Huerta Rivera
    Summer term 2001
    Abstract:
    The aim of the master thesis was to derive design guidelines from experience gained during implementing a test of a core based system-on-a-chip. The new aspect of the work is the concurrent test of several cores. Ramon Huerta Rivera implemented a test for the LEON SOC-Platform following closely the proposed IEEE P1500 standard taking into account upcoming features of Agilent testers. Since the LEON platform is completely available in RTL, the test for all the cores had to be generated, which includes scan chain insertion and test pattern generation. Finally the design was synthesized for an FPGA prototyping board and mounted on an Agilent tester.
  • "Digitales" Diktiergerät als System-on-a-Chip mit FPGA-Evaluierungsboard
    Daniel Bretz
    18.09.2000 - 23.02.2001
    Abstract:
    Ziel der Arbeit war die Bereitstellung einer Entwicklungsplattform für Systems-on-a-Chip, die in Lehre und Forschung am Lehrstuhl für Rechnerarchitektur genutzt werden soll, und die Entwicklung eines digitalen Diktiergerätes als Demonstrator. Dabei sollte auf Komponenten zurückgegriffen werden, die kommerziell oder als Open Source verfügbar sind, und es sollte keine komplette Neuentwicklung durchgeführt werden. Zu der vorgegebenen Funktion des digitalen Diktiergerätes, das Audiodaten aufzeichnet und wiedergibt, gehören die Aufnahme von mehreren Diktaten, selektives Löschen oder Abspielen von einem Diktat. Der Prototyp sollte unabhängig vom PC betrieben werden können, so dass auf dem Evaluierungsboard sowohl die FPGA-Konfiguration als auch die Sofware zu speichern war.
  • Design, Implementierung und Integration eines Memory-Tests
    Arno Wacker
    15.08.2000 - 28.02.2001
    Abstract:
    Ziel der Diplomarbeit ist die Entwicklung und Implementierung eines Tests zum Auffinden von harten Fehlern im Hauptspeicher in einem durch eine "Remote Management Card" (RMC) überwachten Servers nach einem Systemcrash. Der Test soll je nach verwendeter Speicher- und Kontrollertechnologie unter Berücksichtigung geeigneter Fehlermodelle eine sinnvolle Teststrategie auswählen. Da der Test typischerwiese während der Bootphase des Servers ausgeführt wird, kommt einer sinnvollen Auswahl der Testtiefe, und damit des Zeitaufwandes, eine besondere Bedeutung zu. Der Test kann von der Server-CPU oder dem PCI-Master der RMC-Karte oder einer sinnvollen Kombination von beidem ausgeführt werden. Die Implementierung schliesst mit der Integration in ein von uns entwickeltes Prolog/Java-basiertes Expertensystem ab. Code-Entwicklung erfolgt für Intel oder ARM Prozessoren als Zielhardware in C und Assembler. Die Integration in das Expertensystem erfolgt gemischt in Java und Prolog.
  • Parallel BIST Techniques at Register Transfer Level (RTL)
    Jorge-Luis Sanchez-Ponz
    01.02.01 - 31.07.2001
    Abstract:
    The aim of the master thesis was to evaluate existing parallel BIST techniques at Register Transfer Level in a commercial environment. As standard techniques BILBOs, circuilar self test path, minimum-overhead self-testing and and Arithmetic BIST was examined. The data path of the ARM9ES processor core was selected as commercial design. The work was performed at ARM in Cambridge, UK. Two major difficulties were the available tools, tailored to the standard design flow, but the thesis required non-standard usage of the tools, and communication was sometimes difficult due to the physical distance between Cambridge and Stuttgart.
  • Studienarbeit: Deterministic BIST with Test Point Insertion
    Florian Meister
    15.01.01 - 15.07.2001
    Abstract:
    Es soll ein Tool zum automatischen Einfügen von Testpunkten implementiert werden, vorerst über Standardalgorithmen aus der Literatur, optional auch über selbst- bzw. weiterentwickelte Verfahren. Von besonderem Interesse sind dabei die Auswirkungen dieser Verfahren auf die automatische Generierung von Selbsttest-Hardware durch das abteilungsinterne "Bitflip"-Tool. Nach der Implementierung soll daher eine Testreihe mit mehreren Standardschaltungen folgen, um so ein mögliches Optimierungspotential zu erkennen und die Algorithmen entsprechend anpassen zu können.
  • Studienarbeit: Untersuchung von Verfahren zur Kompaktierung von programmierbaren logischen Anordnungen (PLAs)
    Hans-Peter Kalb
    15.5.1998 - 28.8.1998
    Abstract:
    Programmierbare logische Anordnungen (PLAs) bieten die Möglichkeit, boolesche Funktionen in disjunktiver Form effizient zu implementieren. Durch den regulären Aufbau kann der Bedarf an Chipfläche deutlich niedriger sein als bei einer alternativen Realisierung aus diskreten Gattern. Bei dünn besetzten PLAs kann der Flächenbedarf durch Faltung, bei der Spalten oder Reihen mehrfach genutzt werden, verringert werden. In der Studienarbeit werden verschiedene Möglichkeiten zur Faltung von PLAs untersucht und verglichen, die sich in dem Grad der Kompaktierbarkeit und den Anforderungen an die Zieltechnologie unterscheiden. Dazu gehört die einfache Faltung, die mehrfache Faltung und die bipartite Faltung. Nach dieser Untersuchung wurde ein aus der Literatur bekannter Algorithmus zur mehrfachen Faltung in der Programmiersprache C unter Unix implementiert und so erweitert, daß er eine beweisbar optimale Lösung liefern kann. Der Algorithmus wird anhand verschiedener Beispiele validiert und bewertet.
  • Projekgruppe: Entwurf und Test eines Kryptographie-Chips
    Dirk Allmendinger, Markus Busch, Tobias Enge, Jörg Holzhauer, Jens Künzer, Thomas Schwarz, Thomas Stanka, Arno Wacker
    30.10.1998 - 30.7.1999
    Abstract:
    Im Rahmen der Projektgruppe wurde eine integrierte Schaltung entworfen, die u. a. in der Lage ist, symmetrische Verschlüsselungen nach dem DES-Algorithmus und asymmetrische Verschlüsselungen nach dem RSA-Algorithmus autonom durchzuführen. Die Anwendungen sind vielfältig: Zum einen ist die Ver- und Entschlüsselung großer Datenmengen mit Spezialhardware um Größenordnungen schneller möglich als per Software. Zum anderen kann kann die Schaltung als Chipkarte zur elektronischen Authentifikation (elektronische Schließanlagen, Bankautomaten) und zum Leisten und Überprüfen von elektronischen Unterschriften genutzt werden. In dem Kolloquium wird sowohl auf den Aufbau und die Leistungsdaten der Schaltung als auch auf den Entwurfsablauf und spezielle Probleme, die durch die Verwendung einer relativ innovativen Technologie (0,35 µm CMOS) auftreten, eingegangen.
  • Studienarbeit: Untersuchung von Verfahren zur Beschleunigung von Testmustererzeugung, Fehlersimulation und Synthese von Selbsttesthardware durch Schaltungszerlegung
    Alexander Irion
    20.12.1999 - 20.6.2000
    Abstract:
    Betreuung & Durchführung zusammen Philips Research, Eindhoven (Dr. Harald Vranken)
    Es wird ein Verfahren untersucht, das Algorithmen zur Synthese von Selbsttesthardware beschleunigt, indem die zu testende Schaltung geeignet in kleinere Teilschaltungen zerlegt wird. Dabei wird für die Teilschaltungen separat Testhardware synthetisiert, die anschliessend zu einer Hardware zusammengesetzt wird, die den Test der kompletten Schaltung durchfuehrt. Da die Schaltung ausschliesslich zur Synthese der Testhardware zerlegt wird, findet keine Modifikation an der zu testenden Schaltung statt. Experimentelle Ergebnisse, die aus Testlaeufen mit ISCAS'89 und aktuellen industriellen Schaltungen der Firma Philips gewonnen wurden, zeigen eine Geschwindikeitssteigerung bis zu 450%.
  • Diplomarbeit: Selbsttestverfahren für den Befehlspuffer im IBM S/390 Prozessor
    Thomas Schwarz
    1.12.1999 - 31.5.2000
    Abstract:
    Betreuung und Durchführung zusammen mit IBM, Böblingen (Dr. Jens Leenstra)
    Ziel der Diplomarbeit ist die Untersuchung und die Erhöhung der Fehlerüberdeckung bei Verzögerungsfehlern im Befehlspuffer des IBM S/390 Prozessors. Es werden Verfahren gezeigt, wie zunächst die Testbarkeit einzelner Teilschaltungen durch Umordnen des Prüfpfads verbessert werden kann. Anschliessend werden die Verfahren durch einen hierarchischen Ansatz in den Entwicklungsprozess zur Erstellung komplexer Schaltungen integriert. Die Effizienz der Verfahren wird anhand des Befehlspuffers demonstriert.
  • Diplomarbeit: Untersuchung von Verfahren zur Integration von parallelem Selbsttest in industrielle Schaltungen
    Jens Künzer
    Begonnen am 2.5.2000
    Abstract:
    Betreuung und Durchführung zusammen mit Ericsson, Stockholm (Gunnar Carlsson) Im Rahmen der Diplomarbeit soll ein Verfahren in der Praxis angewandt werden, welches den parallelen Selbsttest von integrierten Schaltungen mit Pseudozufallszahlen ermöglicht. Dabei sollen bereits veröffentlichte Algorithmen zur Testregisterauswahl und Bestimmung des Testablaufs verwendet werden.
    Die Arbeitsschritte beinhalten notwendige Erweiterungen der vorhandenen Programme zur Testregisterplazierung sowie die Synthese der Testhardware. Das Ergebnis soll auf Fehlererfassung, Geschwindigkeit und Flächenbedarf analysiert werden. Optional kann ein kommerzielles Tool zur Integration von seriellem Selbsttest auf die Schaltung von Ericsson angewandt werden, um die Ergebnisse beider Ansätze zu vergleichen.
  • Entwurf eines Systems zur effizienten Berechnung von 3-SAT-Problemen als Hardware-Software-Codesign
    Dirk Allmendinger, Tobias Enge, Thomas Stanka
    2.5.2000 - 15.11.2000
    Abstract:
    Das 3-SAT-Problem ist ein Spezialfall des Erfüllbarkeitkeitsproblems von booleschen Formeln, bei dem eine Formel aus einer Folge von Klauseln besteht, die jeweils bis zu 3 Literale enthalten. Das 3-SAT-Problem ist NP-vollständig. Im Rahmen der Arbeit soll ein System bestehend aus Software und Spezialhardware entworfen werden, bei dem sich Hardware und Software optimal ergänzen. Das zu entwerfende System soll auf einem PC, der mit einer speziellen FPGA-Steckkarte ausgestattet ist, lauffähig sein.