ITI - Abgeschlossene Forschungsprojekte

Abgeschlossene Forschungsprojekte aller Abteilungen des Instituts

RA - Abgeschlossene Projekte

Das Projekt „SHIVA: Sichere Hardware in der Informationsverarbeitung“, koordiniert von Prof. Dr. Wunderlich (Institut für Technische Informatik), erforscht Entwurfs- und Verifikationsmethoden zur Steigerung der Sicherheit mikroelektronischer Hardware, beispielsweise aus der Automobilelektronik, der Medizintechnik oder auch der Fertigungstechnik. Es soll damit der Ausschluss einer Manipulation des Systems, der Ausschluss der Beobachtung interner Daten, verwendeter Verfahren und Prozesse und der Schutz des geistigen Eigentums an der Hardware garantiert werden.

02.2016 - 05.2019

Ausführliche Projektbeschreibung

Forschungsprogramm der Baden-Württemberg Stiftung
IKT-Sicherheit für weltweit vernetzte vertrauenswürdige Infrastrukturen

Sichere Informations- und Kommunikationstechnologien erfordern integrierte und aufeinander abgestimmte Schutzmaßnahmen auf allen Ebenen, beginnend von der Systemarchitektur über die Anwendungen und die Software, die Hardwarearchitektur, die Bausteinebene bis hin zur elektrischen Ebene. Isolierte Schutzmaßnahmen auf einer oder mehreren Ebenen werden entwertet, wenn Angriffe über andere Wege möglich sind. Eine besondere Rolle spielt hier die Hardware eines sicheren IKT-Systems, da sie neben funktionalen Angriffsmöglichkeiten, die auch die Software bietet, zahlreiche nichtfunktionale Angriffskanäle aufweist. Zu diesen gehören beispielsweise elektromagnetische Abstrahlung, Stromverbrauch und insbesondere die nichtfunktionale Infrastruktur. Diese integrierte Chip-Infrastruktur ist notwendig, um mittels kontrolliertem Zugriff auf die Test-, Diagnose- und Wartbarkeitsschnittstellen der Hardware während der Fertigung als auch im Feld einen wirtschaftlichen und zuverlässigen Betrieb zu gewährleisten. Allerdings eröffnet diese Infrastruktur zahlreiche Angriffsmöglichkeiten und kann das System verwundbar machen.

Einer ganz besonderen Gefahr sind hier die sogenannten „Cyber Physical Systems“ (CPS) ausgesetzt, zu denen sicherheitskritische Systeme im Bereich der Automobilelektronik, der Medizintechnik oder auch der Fertigungstechnik (Industrie 4.0) gehören, da sie einem potentiellen Angreifer auch unmittelbar physisch zugänglich sein können. Das Projekt SHIVA wird für die Hardware von IKT-Systemen Entwurfs- und Verifikationsmethoden entwickeln, um auf Chipebene die folgenden Sicherheitseigenschaften zu garantieren:

A) Ausschluss einer beabsichtigen oder unbeabsichtigten Manipulation des Systems

Sowohl aus Sicherheits- als auch aus Lizenzgründen ist es erforderlich zu verhindern, dass ein Anwender die Hardware so beeinflussen kann, dass sie außerhalb ihrer zugelassenen Spezifikation betrieben wird. Ein bekanntes Beispiel sind hier Manipulationen von Steuereinheiten zum Zweck des Fahrzeug-Tunings, welche zur Gefährdung des Betreibers und der Umwelt führen. Entsprechende Gefährdungen finden sich auch in den Bereichen Fertigungstechnik und Medizintechnik. Noch schwerwiegender sind jedoch Manipulationen von dritter Seite, um mutwillig zu schädigen. Auch hierfür finden sich inzwischen Beispielszenarien der Sabotage unterschiedlicher Anwendungen in der Presse.

B) Ausschluss der Beobachtung interner Daten, verwendeter Verfahren und Prozesse

Die Daten, Verfahrensabläufe und Prozessparameter, die IKT-Systeme im industriellen Fertigungsumfeld (Industrie 4.0) oder in medizinischen Anwendungen verarbeiten, sind vertraulich und müssen entsprechend geschützt werden. Sicherheitsplattformen sind derzeit von Halbleiterherstellern angekündigt und zum Teil verfügbar, welche sowohl die Authentifizierung als auch eine „Ende-zu-Ende“ Verschlüsselung unterstützen und dadurch einen sicheren funktionalen Zugriff auf die Prozessoren und die restliche Hardware erlauben. In diesen Ansätzen wird der Chip als Endpunkt betrachtet, aber in aller Regel wird innerhalb der Prozessoren aus Performanzgründen mit Klardaten gearbeitet und lediglich der Speicherinhalt verschlüsselt. Der physische Zugriff auf den Chip und seine integrierte Infrastruktur zur Zuverlässigkeit, Diagnose und Wartung eröffnen viele Möglichkeiten für Seitenangriffe, die ausgeschlossen werden müssen.

C) Schutz des geistigen Eigentums an der Hardware

Anwendungsspezifische Schaltungen und FPGA-basierte rekonfigurierbare Systeme enthalten geistiges Eigentum, das vor Missbrauch und Weitergabe geschützt werden muss, selbst wenn der Zugriff durch den rechtmäßigen Besitzer eines Systems erfolgt. Die Hardware sollte ein Ausforschen der Struktur und sogenanntes „reverse Engineering“ mit funktionalen Mitteln oder über unautorisierte Zugriffe mittels der Infrastruktur nicht gestatten. Zusätzlich dürfen die implementierten Strukturen auch nicht durch Dritte so geändert werden können, dass ungewollte, sicherheitsgefährdende Funktionen versteckt ausgeführt werden. Sogenannte „Trojaner“ sind in der Vergangenheit in konfigurierbare Hardware-Systeme eingeschleust worden, und sogar anwendungsspezifische fremdgefertigte Schaltungen können nicht vertrauenswürdig sein. Schließlich werden sichere Identifikationsverfahren benötigt, die einen Modul und Chip eindeutig erkennen.

Das Projekt SHIVA wird von der Baden-Württemberg Stiftung im Rahmen des Forschungsprogramms IKT-Sicherheit über einen Zeitraum von drei Jahren gefördert. Es ist ein Kooperationsprojekt zwischen dem Institut für Technische Informatik der Universität Stuttgart (Prof. Dr. Wunderlich) und dem Lehrstuhl für Rechnerarchitektur der Universität Freiburg (Prof. Dr. Becker). Die Projektkoordination liegt bei Prof. Dr. Wunderlich.

10.2014 - 12.2018, DFG-Projekt: WU 245/16-1

Eine ausführliche Projektbeschreibung finden Sie auf unserer englischen Seite.

 

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01.2015 - 12.2016, DAAD/JSPS PPP Japan Projekt: #57155440

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Dynamisch rekonfigurierbare Architekturen ermöglichen eine signifikante Beschleunigung verschiedener Anwendungen durch die Anpassung und Optimierung der Struktur des Systems zur Laufzeit. Permanente und transiente Fehler bedrohen die zuverlässigen Betrieb einer solchen Architektur. Dieses Projekt zielt darauf ab, die Zuverlässigkeit von Laufzeit-rekonfigurierbaren Systemen durch eine neuartige System- Level-Strategie für Online-Tests und Online-Anpassung an Fehler zu erhöhen. Dies wird erreicht durch (a) Scheduling, so dass Tests für rekonfigurierbare Ressourcen mit minimaler Auswirkung auf die Leistung ausgeführt werden, (b) Ressourcen-Management, so dass teilweise fehlerhafte Ressourcen für Komponenten verwendet werden, die den fehlerhaften Teil nicht verwenden, und (c) Online-Uberwachung und Error-Checking. Um eine zuverlässige Rekonfiguration zur Laufzeit zu gewährleisten, wird jeder Rekonfigurationsprozess durch eine neuartige und effiziente Kombination von Online-Struktur- und Funktionstests gründlich getestet. Im Vergleich zu bisherigen Fehlertoleranzkonzepten vermeidet dieser Ansatz die hohen Hardwarekosten von struktureller Redundanz. Die eingesparten Ressourcen können zur weiteren Beschleunigung der Anwendungen verwendet werden. Dennoch deckt das vorgeschlagene Verfahren Fehler in den rekonfigurierbaren Ressourcen, der Anwendungslogik und Fehler im Rekonfigurationsprozess ab.

10.2010 - 06.2017, DFG-Projekt: WU 245/10-1, 10-2, 10-3

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06.2008 - 10.2017, SimTech Cluster of Excellence

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Das Hauptziel des RM-BIST Projekts ist es, die Test-Infrastruktur (Design for Test, DFT), die primär für den Produktionstest verwendet wird, zur Zuverlässigkeitsinfrastruktur (Design for Reliability, DFR) zu erweitern. Existierende Infrastruktur für den eingebetteten Selbsttest (Built-In Self-Test, BIST) wird durch geeignete Anpassungen während der Lebenszeit eines VLSI Systems wiederverwendet, um eine Systemüberwachung, die Identifikation kritischer Systemzustände und eine Vorhersage der Zuverlässigkeit zu ermöglichen. Zusätzlich wird die modifizierte Infrastruktur genutzt, um die Zuverlässigkeit gezielt zu steigern. Der zu entwickelnde Ansatz soll Fehler identifizieren und überwachen, welche die Systemzuverlässigkeit in verschiedenen Zeitskalen beeinflussen. Durch Prognostizierung sollen diese Fehler gleichzeitig abgemildert werden. Es werden unterschiedliche zuverlässigkeitsreduzierende Effekte behandelt, wie strahlungsinduzierte Soft Errors, intermittierende Fehler aufgrund von Prozess- und Laufzeitvariationen, Alterung von Transistoren und Elektromigration. Es ist das Ziel, eine Laufzeitunterstützung für die Überwachung und Steigerung der Zuverlässigkeit mittels Modifikation und Wiederverwendung existierender Infrastruktur für den eingebetteten Selbsttest unter minimalen Kosten bereitzustellen.

07.2012 - 06.2015, DFG-Projekt: WU 245/13-1

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Ziel des Projekts ROCK ist es, robuste Architekturen und zugehörige Entwurfsverfahren für Networks-on-Chip (NoC) zu untersuchen und prototypisch zu entwickeln, um der mit steigender Integrationsdichte zunehmenden Störanfälligkeit der On-Chip-Kommunikationsinfrastruktur gegenüber Umgebungsstrahlung, Übersprechen, Fertigungsvariabilitäten und Alterungseinflüssen zu begegnen. Dazu wird ein Ansatz verfolgt, der im Betrieb (online) Fehlerdiagnose und zielgerichtete Rekonfiguration zur Fehlerbehebung in hierarchischer Weise über die Netzwerkschichten durchführt und dabei schichtenübergreifend eine optimale Kombination von Maßnahmen auswählt. Die Optimalität umfasst die energieminimale Einhaltung von Zusicherungen bezüglich der Performability des Netzwerks, welche unter Einbeziehung der Kommunikationsperformanz und der Fehlerstatistik für das Forschungsgebiet der NoCs neu zu definieren ist. Weitere Anforderungen bestehen in der fehlertoleranten Auslegung der Diagnose- und Rekonfigurationssteuerung sowie in ihrer Transparenz für die über das NoC kommunizierenden Anwendungsprozesse. Die NoC-Architekturen und -Verfahren sind bezüglich Optimalität und Randbedingungen auch im Fehlerfall zu bewerten. Diese Bewertung beruht auf zu schaffenden funktionalen Fehlermodellen, welche mit Netzwerkmodellen zu einer NoC-Fehlersimulation integriert werden.

08.2011 - 12.2015, DFG-Projekt: WU 245/12-1

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Mikroelektronische Schaltungen sind, wie auch mechanische Komponenten, lebenszeitbegrenzenden Alterungsprozessen ausgesetzt. Um Ausfälle aufgrund der Alterung vorherzusagen, werden Verfahren entwickelt und untersucht, die online (während des Betriebs) die Leistungsfähigkeit und die noch zu erwartende Lebensdauer bestimmen. Mittels Monitoring werden Betriebsbedingungen und Alterungsindikatoren in einer Infrastruktur analysiert, so dass durch Früherkennung einem Ausfall durch systemtechnische Maßnahmen vorgebeugt werden kann. Neue Wartungskonzepte ermöglichen eine erhebliche Vereinfachung von strukturellen Fehlertoleranzmaßnahmen (z.B. Redundanzkonzepten) selbst in sicherheitskritischen Anwendungen, da gezielte Maßnahmen vor Eintritt altersbedingter Fehlfunktionen ergriffen werden können. Die effektive Lebensdauer eines mikroelektronischen Produkts kann mit Hilfe eines derartigen Online-Monitorings auf ein Vielfaches erhöht werden.

03.2011 - 12.2014, DFG-Projekt: WU 245/11-1

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Funktionen in eingebetteten Systemen werden heutzutage immer häufiger durch integrierte Hard- ware-/Softwaresysteme realisiert, insbesondere ist dies auch bei Prozessautomatisierungssystemen zu beobachten. Merkmal dieser Hardware-/Softwaresysteme ist die enge Kopplung mit technischen Prozessen, wie etwa in den Steuerungen und Regelungen eines Kraftfahrzeugs, die eine zeitabhängige und diskret-kontinuierliche Dynamik aufweisen. Die Prüfung der korrekten Funktionalität des Entwurfs als auch des gefertigten Systems macht aufgrund der hohen Komplexität einen hohen Anteil der Gesamtkosten aus. Es wird daher ein effizientes Vorgehen zur gemeinsamen Prüfung von Hardware und Software dieser eingebetteten Systeme benötigt, das die einzelnen Aspekte Validierung, Debug, Diagnose und Test in sich vereint. Dies beinhaltet die automatisierte Ermittlung von Testdaten, welche Fehler zügig aufdecken und gleichzeitig eine hohe Produktqualität sicherstellen. Modellbasierte und modellgetriebene Entwicklungs- und Testverfahren gewinnen sowohl in der Forschung als auch in der industriellen Praxis an Bedeutung, da sie die schrittweise Entwicklung von den Anforderungen bis hin zur Implementierung systematisieren. Durch Nutzung von Modellen, welche die Funktionen integrierter Hardware-/Softwaresysteme beschreiben, wird eine höhere Effizienz der Prüfung angestrebt. Wesentliche Ziele des Forschungsvorhabens sind die Testdaten- generierung für Funktion und Struktur aus einem Systemmodell eingebetteter Hardware-/Software- systeme sowie die automatische Auswertung und Fehlerdiagnose. Dies stellt eine Herausforderung dar, welche bis heute nicht zufrieden stellend gelöst werden konnte.

10.2010 - 09.2013, DFG-Projekt: WU 245/9-1

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Zukünftige nanoelektronische Schaltungen zeigen eine hohe Empfindlichkeit gegenüber sog. Soft Errors, die hier nicht nur die Speicherfelder betrifft, sondern insbesondere auch Speicherelemente in freier Logik (z.B. Flip-Flops). Eines der Ziele von Realtest ist die Entwicklung von robusten Registern für freie Logik die eine bessere Flächeneffizienz besitzen als existierende Ansätze.

01.2006 - 07.2013, DFG-Projekt: WU 245/5-1, 5-2

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Gemeinsam werden AUDI AG, Continental AG, Infineon Technologies AG und ZMD AG erforschen, wie sich die Analyse- und Diagnosefähigkeiten von elektronischen Steuergeräten im Fahrzeug verbessern lassen. Unter der Leitung von Infineon arbeiten die vier Partner bis 2013 daran, wie eine gezielte Fehlererkennung und damit schnellere Fehlerbehebung beim Automobilhersteller bzw. in der Werkstatt möglich sind. DIANA steht für "Durchgängige Diagnosefähigkeit in Halbleiterbauelementen und übergeordneten Systemen zur Analyse von permanenten und sporadischen Fehlern im Gesamtsystem Automobil". Die Projektpartner werden dabei von zahlreichen Forschungseinrichtungen und Universitäten unterstützt: dem Fraunhofer-Institut für Integrierte Schaltungen Dresden, der Universität der Bundeswehr München und den Universitäten Cottbus, Erlangen-Nürnberg und Stuttgart.

07.2010 - 07.2013, BMBF-Projekt

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RA - Abgeschlossene Projekte (vor 2010)

Eingebettete Systeme - Abgeschlossene Projekte

Das Projekt POWERBLOCK+ erforscht Technologien und Entwurfstechniken für neuartige Hochspannungsgeneratoren in Röntgenanwendungen, um den steigenden Leistungs- bzw. Integrationsdichten moderner Systeme zu begegnen.

Zur Erreichung dieses Ziels sind ganzheitliche Simulationsverfahren für den Entwurf notwendig, die den hohen Integrationsgrad berücksichtigen. Damit entstehen Entwurfwerkzeuge und Basistechnologien, die für das gesamte Spektrum der Systeme zur Röntgenbildgebung einsetzbar sind.

Die Universität Stuttgart liefert hierzu Beiträge zur Spezifikation, Modellierung und effizienten Simulation virtueller Prototypen des gesamten Röntgensystems. Bereits der Entwurf der POWERBLOCK+ Basistechnologie geschieht im Kontext des gesamten Röntgengeräts sowie unterschiedlicher medizinischer Anwendungsszenarien und kann folglich bedarfsgerecht ausgelegt und bewertet werden.

Durch die weitgehende Erzeugung realer Prototypen werden kürzere Entwicklungszyklen und eine bessere Abwägung von Entwurfsalternativen bei geringeren Entwicklungskosten angestrebt.

Aufgrund der allgemeinen Natur der dabei geschaffenen Entwurfswerkzeuge und Basistechnologien sind diese auch auf andere Industrieanwendungen übertragbar.

Ziel des Projekts ROCK ist es, robuste Architekturen und zugehörige Entwurfsverfahren für Networks-on-Chip (NoC) zu untersuchen und prototypisch zu entwickeln, um der mit steigender Integrationsdichte zunehmenden Störanfälligkeit der On-Chip-Kommunikationsinfrastruktur gegenüber Umgebungsstrahlung, Übersprechen, Fertigungsvariabilitäten und Alterungseinflüssen zu begegnen. Dazu wird ein Ansatz verfolgt, der im Betrieb (online) Fehlerdiagnose und zielgerichtete Rekonfiguration zur Fehlerbehebung in hierarchischer Weise über die Netzwerkschichten durchführt und dabei schichtenübergreifend eine optimale Kombination von Maßnahmen auswählt. Die Optimalität umfasst die energieminimale Einhaltung von Zusicherungen bezüglich der Performability des Netzwerks, welche unter Einbeziehung der Kommunikationsperformanz und der Fehlerstatistik für das Forschungsgebiet der NoCs neu zu definieren ist. Weitere Anforderungen bestehen in der fehlertoleranten Auslegung der Diagnose- und Rekonfigurationssteuerung sowie in ihrer Transparenz für die über das NoC kommunizierenden Anwendungsprozesse. Die NoC-Architekturen und -Verfahren sind bezüglich Optimalität und Randbedingungen auch im Fehlerfall zu bewerten. Diese Bewertung beruht auf zu schaffenden funktionalen Fehlermodellen, welche mit Netzwerkmodellen zu einer NoC-Fehlersimulation integriert werden.

Konfigurierbare Network-on-Chip Multiprozessor-Systems-on-a-Chip (NoC-MPSoCs) Architekturen werden zunehmend für Simulationsanwendungen interessant. In diesem Projekt sollen die Interaktionen zwischen Simulationssoftware und einer zugrundeliegenden NoC-MPSoC-Hardware untersucht werden, so dass eine Schnittstelle zur Konfigurierung der Hardwareressourcen auf dem Chip und ein Meta-Modell für eine Vielzahl konfigurierbarer NoC-MPSoCs entwickelt werden kann. Dieses Modell soll die Simulation der Hardware ermöglichen, das Auftreten sowie Behandeln von Fehlern berücksichtigen und somit einen virtuellen Prototyp der Hardware darstellen, mit dessen Hilfe die Performance künftiger NoC-MPSoC-Architekturen bei vorgegebener Simulationsanwendung bereits frühzeitig vor dem Verfügbarwerden der Hardware abgeschätzt werden kann. Auf diese Weise soll der Hardware / Software-Systementwurf für Simulationsanwendungen vereinfacht sowie die Abschätzung des Einflusses zukünftiger Hardware-Architekturen auf die resultierende Simulationsperformance ermöglicht werden.

Ziel des Projekts NATSIM ist die Entwicklung und Untersuchung innovativer Modellierungs- und Simulationsverfahren für eingebettete Hardware-Software-Systeme. Dabei wird eine formal fundierte Modellierung des Datenaustauschs zwischen Systemkomponenten angestrebt, die innerhalb eines Modells einen wohldefinierten Übergang zwischen unterschiedlichen Abstraktionsschichten und damit eine gezielte Abwägung zwischen Simulationsgenauigkeit und -performanz ermöglicht. Während auf dem Gebiet etablierte Simulationsverfahren von einer statischen Natur des zu simulierenden Systems ausgehen, beinhaltet die angestrebte Modellierung die Berücksichtigung dynamischer Aspekte und trägt damit dem Trend zu Laufzeitrekonfiguration und Selbstadaption Rechnung. Die zu untersuchenden Simulationsverfahren ziehen die dynamisch veränderliche Systemstruktur sowie die Parallelität von Multicore-Rechnern und Rechnerclustern zur Optimierung der Simulationsperformanz heran.

ROBUST erforscht neue Methoden und Verfahren für die Entwicklung von robusten elektronischen Nano-Technologie-Systemen. Im Zuge dieses Projekts werden quantitative Messgrößen für Robustheit abstrahiert und definiert, welche zur Steuerung und Bewertung der statischen und dynamischen Optimierung von Robustheit solcher Systeme zum Einsatz kommen. Als Ergebnis liefert ROBUST Methoden sowie Prototyp-Anwendungen, die eine frühzeitige Einbeziehung der Robustheit von Systemen bei Top-Down Design-Abläufen ermöglichen. Der Schwerpunkt der Arbeit der Universität Stuttgart in ROBUST liegt in der Bewertung von Robustheit auf der Systemebene mittels Fehlerinjektion auf der Basis von SystemC.

Konfigurierbare Network-on-Chip Multiprozessor-Systems-on-a-Chip (NoC-MPSoCs) Architekturen werden zunehmend für Simulationsanwendungen interessant. In diesem Projekt sollen die Interaktionen zwischen Simulationssoftware und einer zugrundeliegenden NoC-MPSoC-Hardware untersucht werden, so dass eine Schnittstelle zur Konfigurierung der Hardwareressourcen auf dem Chip und ein Meta-Modell für eine Vielzahl konfigurierbarer NoC-MPSoCs entwickelt werden kann. Dieses Modell soll die Simulation der Hardware ermöglichen, das Auftreten sowie Behandeln von Fehlern berücksichtigen und somit einen virtuellen Prototyp der Hardware darstellen, mit dessen Hilfe die Performance künftiger NoC-MPSoC-Architekturen bei vorgegebener Simulationsanwendung bereits frühzeitig vor dem Verfügbarwerden der Hardware abgeschätzt werden kann. Auf diese Weise soll der Hardware / Software-Systementwurf für Simulationsanwendungen vereinfacht sowie die Abschätzung des Einflusses zukünftiger Hardware-Architekturen auf die resultierende Simulationsperformance ermöglicht werden.

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