RA - Abgeschlossene Projekte

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10.2014 - 12.2018, DFG-Projekt: WU 245/16-1

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01.2015 - 12.2016, DAAD/JSPS PPP Japan Projekt: #57155440

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Dynamisch rekonfigurierbare Architekturen ermöglichen eine signifikante Beschleunigung verschiedener Anwendungen durch die Anpassung und Optimierung der Struktur des Systems zur Laufzeit. Permanente und transiente Fehler bedrohen die zuverlässigen Betrieb einer solchen Architektur. Dieses Projekt zielt darauf ab, die Zuverlässigkeit von Laufzeit-rekonfigurierbaren Systemen durch eine neuartige System- Level-Strategie für Online-Tests und Online-Anpassung an Fehler zu erhöhen. Dies wird erreicht durch (a) Scheduling, so dass Tests für rekonfigurierbare Ressourcen mit minimaler Auswirkung auf die Leistung ausgeführt werden, (b) Ressourcen-Management, so dass teilweise fehlerhafte Ressourcen für Komponenten verwendet werden, die den fehlerhaften Teil nicht verwenden, und (c) Online-Uberwachung und Error-Checking. Um eine zuverlässige Rekonfiguration zur Laufzeit zu gewährleisten, wird jeder Rekonfigurationsprozess durch eine neuartige und effiziente Kombination von Online-Struktur- und Funktionstests gründlich getestet. Im Vergleich zu bisherigen Fehlertoleranzkonzepten vermeidet dieser Ansatz die hohen Hardwarekosten von struktureller Redundanz. Die eingesparten Ressourcen können zur weiteren Beschleunigung der Anwendungen verwendet werden. Dennoch deckt das vorgeschlagene Verfahren Fehler in den rekonfigurierbaren Ressourcen, der Anwendungslogik und Fehler im Rekonfigurationsprozess ab.

10.2010 - 06.2017, DFG-Projekt: WU 245/10-1, 10-2, 10-3

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06.2008 - 10.2017, SimTech Cluster of Excellence

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Das Hauptziel des RM-BIST Projekts ist es, die Test-Infrastruktur (Design for Test, DFT), die primär für den Produktionstest verwendet wird, zur Zuverlässigkeitsinfrastruktur (Design for Reliability, DFR) zu erweitern. Existierende Infrastruktur für den eingebetteten Selbsttest (Built-In Self-Test, BIST) wird durch geeignete Anpassungen während der Lebenszeit eines VLSI Systems wiederverwendet, um eine Systemüberwachung, die Identifikation kritischer Systemzustände und eine Vorhersage der Zuverlässigkeit zu ermöglichen. Zusätzlich wird die modifizierte Infrastruktur genutzt, um die Zuverlässigkeit gezielt zu steigern. Der zu entwickelnde Ansatz soll Fehler identifizieren und überwachen, welche die Systemzuverlässigkeit in verschiedenen Zeitskalen beeinflussen. Durch Prognostizierung sollen diese Fehler gleichzeitig abgemildert werden. Es werden unterschiedliche zuverlässigkeitsreduzierende Effekte behandelt, wie strahlungsinduzierte Soft Errors, intermittierende Fehler aufgrund von Prozess- und Laufzeitvariationen, Alterung von Transistoren und Elektromigration. Es ist das Ziel, eine Laufzeitunterstützung für die Überwachung und Steigerung der Zuverlässigkeit mittels Modifikation und Wiederverwendung existierender Infrastruktur für den eingebetteten Selbsttest unter minimalen Kosten bereitzustellen.

07.2012 - 06.2015, DFG-Projekt: WU 245/13-1

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Ziel des Projekts ROCK ist es, robuste Architekturen und zugehörige Entwurfsverfahren für Networks-on-Chip (NoC) zu untersuchen und prototypisch zu entwickeln, um der mit steigender Integrationsdichte zunehmenden Störanfälligkeit der On-Chip-Kommunikationsinfrastruktur gegenüber Umgebungsstrahlung, Übersprechen, Fertigungsvariabilitäten und Alterungseinflüssen zu begegnen. Dazu wird ein Ansatz verfolgt, der im Betrieb (online) Fehlerdiagnose und zielgerichtete Rekonfiguration zur Fehlerbehebung in hierarchischer Weise über die Netzwerkschichten durchführt und dabei schichtenübergreifend eine optimale Kombination von Maßnahmen auswählt. Die Optimalität umfasst die energieminimale Einhaltung von Zusicherungen bezüglich der Performability des Netzwerks, welche unter Einbeziehung der Kommunikationsperformanz und der Fehlerstatistik für das Forschungsgebiet der NoCs neu zu definieren ist. Weitere Anforderungen bestehen in der fehlertoleranten Auslegung der Diagnose- und Rekonfigurationssteuerung sowie in ihrer Transparenz für die über das NoC kommunizierenden Anwendungsprozesse. Die NoC-Architekturen und -Verfahren sind bezüglich Optimalität und Randbedingungen auch im Fehlerfall zu bewerten. Diese Bewertung beruht auf zu schaffenden funktionalen Fehlermodellen, welche mit Netzwerkmodellen zu einer NoC-Fehlersimulation integriert werden.

08.2011 - 12.2015, DFG-Projekt: WU 245/12-1

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Mikroelektronische Schaltungen sind, wie auch mechanische Komponenten, lebenszeitbegrenzenden Alterungsprozessen ausgesetzt. Um Ausfälle aufgrund der Alterung vorherzusagen, werden Verfahren entwickelt und untersucht, die online (während des Betriebs) die Leistungsfähigkeit und die noch zu erwartende Lebensdauer bestimmen. Mittels Monitoring werden Betriebsbedingungen und Alterungsindikatoren in einer Infrastruktur analysiert, so dass durch Früherkennung einem Ausfall durch systemtechnische Maßnahmen vorgebeugt werden kann. Neue Wartungskonzepte ermöglichen eine erhebliche Vereinfachung von strukturellen Fehlertoleranzmaßnahmen (z.B. Redundanzkonzepten) selbst in sicherheitskritischen Anwendungen, da gezielte Maßnahmen vor Eintritt altersbedingter Fehlfunktionen ergriffen werden können. Die effektive Lebensdauer eines mikroelektronischen Produkts kann mit Hilfe eines derartigen Online-Monitorings auf ein Vielfaches erhöht werden.

03.2011 - 12.2014, DFG-Projekt: WU 245/11-1

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Funktionen in eingebetteten Systemen werden heutzutage immer häufiger durch integrierte Hard- ware-/Softwaresysteme realisiert, insbesondere ist dies auch bei Prozessautomatisierungssystemen zu beobachten. Merkmal dieser Hardware-/Softwaresysteme ist die enge Kopplung mit technischen Prozessen, wie etwa in den Steuerungen und Regelungen eines Kraftfahrzeugs, die eine zeitabhängige und diskret-kontinuierliche Dynamik aufweisen. Die Prüfung der korrekten Funktionalität des Entwurfs als auch des gefertigten Systems macht aufgrund der hohen Komplexität einen hohen Anteil der Gesamtkosten aus. Es wird daher ein effizientes Vorgehen zur gemeinsamen Prüfung von Hardware und Software dieser eingebetteten Systeme benötigt, das die einzelnen Aspekte Validierung, Debug, Diagnose und Test in sich vereint. Dies beinhaltet die automatisierte Ermittlung von Testdaten, welche Fehler zügig aufdecken und gleichzeitig eine hohe Produktqualität sicherstellen. Modellbasierte und modellgetriebene Entwicklungs- und Testverfahren gewinnen sowohl in der Forschung als auch in der industriellen Praxis an Bedeutung, da sie die schrittweise Entwicklung von den Anforderungen bis hin zur Implementierung systematisieren. Durch Nutzung von Modellen, welche die Funktionen integrierter Hardware-/Softwaresysteme beschreiben, wird eine höhere Effizienz der Prüfung angestrebt. Wesentliche Ziele des Forschungsvorhabens sind die Testdaten- generierung für Funktion und Struktur aus einem Systemmodell eingebetteter Hardware-/Software- systeme sowie die automatische Auswertung und Fehlerdiagnose. Dies stellt eine Herausforderung dar, welche bis heute nicht zufrieden stellend gelöst werden konnte.

10.2010 - 09.2013, DFG-Projekt: WU 245/9-1

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Zukünftige nanoelektronische Schaltungen zeigen eine hohe Empfindlichkeit gegenüber sog. Soft Errors, die hier nicht nur die Speicherfelder betrifft, sondern insbesondere auch Speicherelemente in freier Logik (z.B. Flip-Flops). Eines der Ziele von Realtest ist die Entwicklung von robusten Registern für freie Logik die eine bessere Flächeneffizienz besitzen als existierende Ansätze.

01.2006 - 07.2013, DFG-Projekt: WU 245/5-1, 5-2

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Gemeinsam werden AUDI AG, Continental AG, Infineon Technologies AG und ZMD AG erforschen, wie sich die Analyse- und Diagnosefähigkeiten von elektronischen Steuergeräten im Fahrzeug verbessern lassen. Unter der Leitung von Infineon arbeiten die vier Partner bis 2013 daran, wie eine gezielte Fehlererkennung und damit schnellere Fehlerbehebung beim Automobilhersteller bzw. in der Werkstatt möglich sind. DIANA steht für "Durchgängige Diagnosefähigkeit in Halbleiterbauelementen und übergeordneten Systemen zur Analyse von permanenten und sporadischen Fehlern im Gesamtsystem Automobil". Die Projektpartner werden dabei von zahlreichen Forschungseinrichtungen und Universitäten unterstützt: dem Fraunhofer-Institut für Integrierte Schaltungen Dresden, der Universität der Bundeswehr München und den Universitäten Cottbus, Erlangen-Nürnberg und Stuttgart.

07.2010 - 07.2013, BMBF-Projekt

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Dieses Bild zeigt Wunderlich (i.R.)
Prof. Dr. rer. nat. habil.

Hans-Joachim Wunderlich (i.R.)

Leitung der Forschungsgruppe Rechnerarchitektur

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