Forschung

Unser Schwerpunkt liegt in Entwurfs- und Testmethoden sowie Hardwarestrukturen, mit denen hohe Anforderungen an Zuverlässigkeit, Sicherheit und Korrektheit digitaler Systeme erfüllt werden können. Innovative Ansätze wie approximative und heterogene Rechnerarchitekturen und Fehlertoleranz über alle Systemebenen hinweg werden in grundlagenorientierten Drittmittelprojekten bearbeitet.

RA - Aktuelle Forschungsprojekte

FAST: Zuverlässigkeitsbewertung durch „Faster-than-at-Speed Test“

Ein wichtiges Problem in modernen Fertigungstechnologien in der Nanoelektronik sind  Frühausfälle, die immer wieder Rückrufaktionen erfordern und dadurch Kosten in Milliardenhöhe verursachen.  Ein wichtiger Grund hierfür sind sogenannte schwache Schaltungsstrukturen, die zwar bei der Inbetriebnahme funktionieren, aber der späteren Belastung im Betrieb nicht gewachsen sind.  Solche Strukturen können anhand von nichtfunktionalen Indikatoren, insbesondere auch anhand des Zeitverhaltens, identifiziert werden.  Für einen effektiven  und kosteneffizienten Test dieser Indikatoren sollen im FAST Projekt Schaltungen mit einem prüfgerechten Entwurf und Selbsttest ausgestattet werden, die auch bei Frequenzen jenseits der funktionalen Spezifikation arbeiten können, um kleine Abweichungen des nominalen Zeitverhaltens und damit potentielle Frühausfälle zu erkennen.

seit 2.2017, DFG-Projekt: WU 245/19-1

Ausführliche Projektbeschreibung

Moderne Fertigungstechnologien in der Nanoelektronik integrieren Milliarden von Transistoren mit Abmessungen von 14 Nanometern und darunter in einem Chip. Dies ermöglicht grundlegend neue Herangehensweisen und Lösungen in vielen Bereichen, bringt aber gleichzeitig fundamentale Herausforderungen mit sich. Ein zentrales Problem sind Frühausfälle, die immer wieder Rückrufaktionen erfordern und dadurch Kosten in Milliardenhöhe verursachen. Ein wichtiger Grund hierfür sind sogenannte schwache Schaltungsstrukturen, die zwar bei der Inbetriebnahme funktionieren, aber der späteren Belastung im Betrieb nicht gewachsen sind. Während sich andere Ausfallursachen, wie etwa Alterung oder externe Störungen durch einen robusten Entwurf bis zu einem gewissen Umfang kompensieren lassen, müssen drohende Frühausfälle durch Tests erkannt und betroffene Systeme aussortiert werden. Dazu werden Verfahren benötigt, die weit über den heutigen Stand der Technik hinausgehen.

Da die schwachen Schaltungsstrukturen unter Betriebsbedingungen zunächst korrekt funktionieren, müssen sie anhand nichtfunktionaler Indikatoren identifiziert werden. Neben dem Stromverbrauch im Ruhezustand und bei Schaltvorgängen sowie dem Verhalten bei variierender Betriebsspannung gehört das Zeitverhalten zu den wichtigsten Zuverlässigkeitsindikatoren. Im Hochgeschwindigkeitsbetrieb können kleine Abweichungen im Zeitverhalten einzelner Transistoren gemessen und als Fehlerindikator verwendet werden. Da hierfür ein Mehrfaches der eigentlichen Betriebsfrequenz angelegt werden muss, lassen sich herkömmliche Testmethoden nur sehr eingeschränkt einsetzen. Stattdessen müssen in folgenden drei Bereichen neue Methoden entwickelt und untersucht werden:

  1. Die Schaltung muss mit besonderen Ausstattungen für den prüfgerechten Entwurf (Design for Test / DFT) und den Selbsttest versehen werden, die auch bei Frequenzen jenseits der funktionalen Spezifikation arbeiten können.
  2. Der Testablauf muss so geplant werden, dass bei einer möglichst geringen Zahl von Testfrequenzen eine maximale Fehlererfassung in kurzer Zeit möglich wird.
  3. Mit einer geeigneten Metrik müssen quantitative Aussagen über die Erfassung möglicher schwacher Schaltungsteile getroffen werden. Eine besondere Schwierigkeit liegt hier in der Unterscheidung zwischen tatsächlich fehleranfälligen Strukturen und Abweichungen aufgrund zunehmender Variationen in der Nanoskalierung.

Da ein Hochgeschwindigkeitstest ganz besondere Anforderungen an externe Testautomaten stellt, ist es wesentlich, ihn durch eingebauten Selbsttest (Built-in Self-Test / BIST) zu unterstützen und auszuführen.

Mit der Lösung der drei genannten Probleme wird den immens steigenden nicht mehr wirtschaftlichen Kosten bei der Inbetriebnahme nanoskalierter Systeme, etwa durch „Burn-in“-Tests, begegnet und deren Einsatz in neuen Anwendungsbereichen unterstützt.

SHIVA: Sichere Hardware in der Informationsverarbeitung

Das Projekt „SHIVA: Sichere Hardware in der Informationsverarbeitung“, koordiniert von Prof. Dr. Wunderlich (Institut für Technische Informatik), erforscht Entwurfs- und Verifikationsmethoden zur Steigerung der Sicherheit mikroelektronischer Hardware, beispielsweise aus der Automobilelektronik, der Medizintechnik oder auch der Fertigungstechnik. Es soll damit der Ausschluss einer Manipulation des Systems, der Ausschluss der Beobachtung interner Daten, verwendeter Verfahren und Prozesse und der Schutz des geistigen Eigentums an der Hardware garantiert werden.

seit 02.2016

Ausführliche Projektbeschreibung

Forschungsprogramm der Baden-Württemberg Stiftung
IKT-Sicherheit für weltweit vernetzte vertrauenswürdige Infrastrukturen

Sichere Informations- und Kommunikationstechnologien erfordern integrierte und aufeinander abgestimmte Schutzmaßnahmen auf allen Ebenen, beginnend von der Systemarchitektur über die Anwendungen und die Software, die Hardwarearchitektur, die Bausteinebene bis hin zur elektrischen Ebene. Isolierte Schutzmaßnahmen auf einer oder mehreren Ebenen werden entwertet, wenn Angriffe über andere Wege möglich sind. Eine besondere Rolle spielt hier die Hardware eines sicheren IKT-Systems, da sie neben funktionalen Angriffsmöglichkeiten, die auch die Software bietet, zahlreiche nichtfunktionale Angriffskanäle aufweist. Zu diesen gehören beispielsweise elektromagnetische Abstrahlung, Stromverbrauch und insbesondere die nichtfunktionale Infrastruktur. Diese integrierte Chip-Infrastruktur ist notwendig, um mittels kontrolliertem Zugriff auf die Test-, Diagnose- und Wartbarkeitsschnittstellen der Hardware während der Fertigung als auch im Feld einen wirtschaftlichen und zuverlässigen Betrieb zu gewährleisten. Allerdings eröffnet diese Infrastruktur zahlreiche Angriffsmöglichkeiten und kann das System verwundbar machen.

Einer ganz besonderen Gefahr sind hier die sogenannten „Cyber Physical Systems“ (CPS) ausgesetzt, zu denen sicherheitskritische Systeme im Bereich der Automobilelektronik, der Medizintechnik oder auch der Fertigungstechnik (Industrie 4.0) gehören, da sie einem potentiellen Angreifer auch unmittelbar physisch zugänglich sein können. Das Projekt SHIVA wird für die Hardware von IKT-Systemen Entwurfs- und Verifikationsmethoden entwickeln, um auf Chipebene die folgenden Sicherheitseigenschaften zu garantieren:

A) Ausschluss einer beabsichtigen oder unbeabsichtigten Manipulation des Systems

Sowohl aus Sicherheits- als auch aus Lizenzgründen ist es erforderlich zu verhindern, dass ein Anwender die Hardware so beeinflussen kann, dass sie außerhalb ihrer zugelassenen Spezifikation betrieben wird. Ein bekanntes Beispiel sind hier Manipulationen von Steuereinheiten zum Zweck des Fahrzeug-Tunings, welche zur Gefährdung des Betreibers und der Umwelt führen. Entsprechende Gefährdungen finden sich auch in den Bereichen Fertigungstechnik und Medizintechnik. Noch schwerwiegender sind jedoch Manipulationen von dritter Seite, um mutwillig zu schädigen. Auch hierfür finden sich inzwischen Beispielszenarien der Sabotage unterschiedlicher Anwendungen in der Presse.

B) Ausschluss der Beobachtung interner Daten, verwendeter Verfahren und Prozesse

Die Daten, Verfahrensabläufe und Prozessparameter, die IKT-Systeme im industriellen Fertigungsumfeld (Industrie 4.0) oder in medizinischen Anwendungen verarbeiten, sind vertraulich und müssen entsprechend geschützt werden. Sicherheitsplattformen sind derzeit von Halbleiterherstellern angekündigt und zum Teil verfügbar, welche sowohl die Authentifizierung als auch eine „Ende-zu-Ende“ Verschlüsselung unterstützen und dadurch einen sicheren funktionalen Zugriff auf die Prozessoren und die restliche Hardware erlauben. In diesen Ansätzen wird der Chip als Endpunkt betrachtet, aber in aller Regel wird innerhalb der Prozessoren aus Performanzgründen mit Klardaten gearbeitet und lediglich der Speicherinhalt verschlüsselt. Der physische Zugriff auf den Chip und seine integrierte Infrastruktur zur Zuverlässigkeit, Diagnose und Wartung eröffnen viele Möglichkeiten für Seitenangriffe, die ausgeschlossen werden müssen.

C) Schutz des geistigen Eigentums an der Hardware

Anwendungsspezifische Schaltungen und FPGA-basierte rekonfigurierbare Systeme enthalten geistiges Eigentum, das vor Missbrauch und Weitergabe geschützt werden muss, selbst wenn der Zugriff durch den rechtmäßigen Besitzer eines Systems erfolgt. Die Hardware sollte ein Ausforschen der Struktur und sogenanntes „reverse Engineering“ mit funktionalen Mitteln oder über unautorisierte Zugriffe mittels der Infrastruktur nicht gestatten. Zusätzlich dürfen die implementierten Strukturen auch nicht durch Dritte so geändert werden können, dass ungewollte, sicherheitsgefährdende Funktionen versteckt ausgeführt werden. Sogenannte „Trojaner“ sind in der Vergangenheit in konfigurierbare Hardware-Systeme eingeschleust worden, und sogar anwendungsspezifische fremdgefertigte Schaltungen können nicht vertrauenswürdig sein. Schließlich werden sichere Identifikationsverfahren benötigt, die einen Modul und Chip eindeutig erkennen.

Das Projekt SHIVA wird von der Baden-Württemberg Stiftung im Rahmen des Forschungsprogramms IKT-Sicherheit über einen Zeitraum von drei Jahren gefördert. Es ist ein Kooperationsprojekt zwischen dem Institut für Technische Informatik der Universität Stuttgart (Prof. Dr. Wunderlich) und dem Lehrstuhl für Rechnerarchitektur der Universität Freiburg (Prof. Dr. Becker). Die Projektkoordination liegt bei Prof. Dr. Wunderlich.

ACCESS: Verification, Test, and Diagnosis of Advanced Scan Infrastructures

seit 08.2014, DFG-Projekt: WU 245/17-1

Eine ausführliche Projektbeschreibung finden Sie auf unserer englischen Seite.

 

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PARSIVAL: Parallel High-Throughput Simulations for Efficient Nanoelectronic Design and Test Validation

seit 10.2014, DFG-Projekt: WU 245/16-1

Eine ausführliche Projektbeschreibung finden Sie auf unserer englischen Seite.

 

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Dieses Bild zeigt Wunderlich
Prof. Dr. rer. nat. habil.

Hans-Joachim Wunderlich

Lehrstuhlinhaber Rechnerarchitektur