Forschung

Unser Schwerpunkt liegt in Entwurfs- und Testmethoden sowie Hardwarestrukturen, mit denen hohe Anforderungen an Zuverlässigkeit, Sicherheit und Korrektheit digitaler Systeme erfüllt werden können. Innovative Ansätze wie approximative und heterogene Rechnerarchitekturen und Fehlertoleranz über alle Systemebenen hinweg werden in grundlagenorientierten Drittmittelprojekten bearbeitet.

RA - Aktuelle Forschungsprojekte

Ein wichtiges Problem in modernen Fertigungstechnologien in der Nanoelektronik sind  Frühausfälle, die immer wieder Rückrufaktionen erfordern und dadurch Kosten in Milliardenhöhe verursachen.  Ein wichtiger Grund hierfür sind sogenannte schwache Schaltungsstrukturen, die zwar bei der Inbetriebnahme funktionieren, aber der späteren Belastung im Betrieb nicht gewachsen sind.  Solche Strukturen können anhand von nichtfunktionalen Indikatoren, insbesondere auch anhand des Zeitverhaltens, identifiziert werden.  Für einen effektiven  und kosteneffizienten Test dieser Indikatoren sollen im FAST Projekt Schaltungen mit einem prüfgerechten Entwurf und Selbsttest ausgestattet werden, die auch bei Frequenzen jenseits der funktionalen Spezifikation arbeiten können, um kleine Abweichungen des nominalen Zeitverhaltens und damit potentielle Frühausfälle zu erkennen.

seit 2.2017, DFG-Projekt: WU 245/19-1

Ausführliche Projektbeschreibung

Moderne Fertigungstechnologien in der Nanoelektronik integrieren Milliarden von Transistoren mit Abmessungen von 14 Nanometern und darunter in einem Chip. Dies ermöglicht grundlegend neue Herangehensweisen und Lösungen in vielen Bereichen, bringt aber gleichzeitig fundamentale Herausforderungen mit sich. Ein zentrales Problem sind Frühausfälle, die immer wieder Rückrufaktionen erfordern und dadurch Kosten in Milliardenhöhe verursachen. Ein wichtiger Grund hierfür sind sogenannte schwache Schaltungsstrukturen, die zwar bei der Inbetriebnahme funktionieren, aber der späteren Belastung im Betrieb nicht gewachsen sind. Während sich andere Ausfallursachen, wie etwa Alterung oder externe Störungen durch einen robusten Entwurf bis zu einem gewissen Umfang kompensieren lassen, müssen drohende Frühausfälle durch Tests erkannt und betroffene Systeme aussortiert werden. Dazu werden Verfahren benötigt, die weit über den heutigen Stand der Technik hinausgehen.

Da die schwachen Schaltungsstrukturen unter Betriebsbedingungen zunächst korrekt funktionieren, müssen sie anhand nichtfunktionaler Indikatoren identifiziert werden. Neben dem Stromverbrauch im Ruhezustand und bei Schaltvorgängen sowie dem Verhalten bei variierender Betriebsspannung gehört das Zeitverhalten zu den wichtigsten Zuverlässigkeitsindikatoren. Im Hochgeschwindigkeitsbetrieb können kleine Abweichungen im Zeitverhalten einzelner Transistoren gemessen und als Fehlerindikator verwendet werden. Da hierfür ein Mehrfaches der eigentlichen Betriebsfrequenz angelegt werden muss, lassen sich herkömmliche Testmethoden nur sehr eingeschränkt einsetzen. Stattdessen müssen in folgenden drei Bereichen neue Methoden entwickelt und untersucht werden:

  1. Die Schaltung muss mit besonderen Ausstattungen für den prüfgerechten Entwurf (Design for Test / DFT) und den Selbsttest versehen werden, die auch bei Frequenzen jenseits der funktionalen Spezifikation arbeiten können.
  2. Der Testablauf muss so geplant werden, dass bei einer möglichst geringen Zahl von Testfrequenzen eine maximale Fehlererfassung in kurzer Zeit möglich wird.
  3. Mit einer geeigneten Metrik müssen quantitative Aussagen über die Erfassung möglicher schwacher Schaltungsteile getroffen werden. Eine besondere Schwierigkeit liegt hier in der Unterscheidung zwischen tatsächlich fehleranfälligen Strukturen und Abweichungen aufgrund zunehmender Variationen in der Nanoskalierung.

Da ein Hochgeschwindigkeitstest ganz besondere Anforderungen an externe Testautomaten stellt, ist es wesentlich, ihn durch eingebauten Selbsttest (Built-in Self-Test / BIST) zu unterstützen und auszuführen.

Mit der Lösung der drei genannten Probleme wird den immens steigenden nicht mehr wirtschaftlichen Kosten bei der Inbetriebnahme nanoskalierter Systeme, etwa durch „Burn-in“-Tests, begegnet und deren Einsatz in neuen Anwendungsbereichen unterstützt.

seit 08.2014, DFG-Projekt: WU 245/17-1, WU 245/17-2

Eine ausführliche Projektbeschreibung finden Sie auf unserer englischen Seite.

 

ZUR ENGLISCHEN SEITE

Hans-Joachim Wunderlich (i.R.)
Prof. Dr. rer. nat. habil.

Hans-Joachim Wunderlich (i.R.)

Leitung der Forschungsgruppe Rechnerarchitektur

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