Projekte

(DFG gefördert; seit Oktober 2015)

Weitere Informationen erhalten Sie auf der englischsprachigen Seite der Universität Passau.

Das Ziel dieses Projekts ist die Entwicklung von Entwurfsmethoden für kostengünstige und leistungseffiziente Hardware-Schaltungen für Near-Sensor Computing auf der Basis von Stochastic Computing (SC). Das SC-Paradigma erlaubt extrem kompakte, fehlertolerante und leistungseffiziente Realisierungen von komplexen Funktionen. Die Nachteile von SC, die Geschwindigkeits- und Genauigkeitseinbußen, fallen bei Near-Sensor Computing weniger ins Gewicht, da die Sensordaten ohnehin ungenau sind und die Berechnungen in vielen Szenarien nur sporadisch anfallen. Ein Schwerpunkt des Projekts ist die SC-Realisierung von Neuronalen Netzwerken (NNs) für Klassifikationsaufgaben, von „leichtgewichtigen“ NNs bis hin zu vollständigen Convolutional NNs für Deep Learning.

Weitere Informationen erhalten Sie auf der englischsprachigen GS-IMTR Seite.

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Ein wichtiges Problem in modernen Fertigungstechnologien in der Nanoelektronik sind Frühausfälle, die immer wieder Rückrufaktionen erfordern und dadurch Kosten in Milliardenhöhe verursachen. Ein wichtiger Grund hierfür sind sogenannte schwache Schaltungsstrukturen, die zwar bei der Inbetriebnahme funktionieren, aber der späteren Belastung im Betrieb nicht gewachsen sind. Solche Strukturen können anhand von nichtfunktionalen Indikatoren, insbesondere auch anhand des Zeitverhaltens, identifiziert werden. Für einen effektiven und kosteneffizienten Test dieser Indikatoren sollen im FAST Projekt Schaltungen mit einem prüfgerechten Entwurf und Selbsttest ausgestattet werden, die auch bei Frequenzen jenseits der funktionalen Spezifikation arbeiten können, um kleine Abweichungen des nominalen Zeitverhaltens und damit potentielle Frühausfälle zu erkennen.

Projektseite

Eine detaillierte Projektbeschreibung finden Sie auf unserer englischen Seite.

Weitere Informationen erhalten Sie auf unserer englischsprachigen Projektseite.

Die zumehmende Fertigungsdichte integrierter digitaler Schaltungen ermöglicht die Implementierung von Systemen mit hunderten Prozessorkernen auf einem einigen Chip - und tausenden in der Zukunft. On-Chip-Verbindungsnetzwerke (Networks-on-Chip, NoC) dienen zur Kommunikation innerhalb solcher Systeme. Ein Nachteil der zunehmenden Fertigungsdichte besteht in der erhöhten Anfälligkeit von NoC-Komponenten wie Routern und Links gegenüber im Betrieb auftretenden Fehlern. Um einen zuverlässigen Betrieb trotz solcher Fehler aufrecht zu erhalten, muss eine Reduktion der NoC-Performanz (z.B. des Datendurchsatzes) inkauf genommen werden. Dadurch können die Performanzvorteile erhöhter Fertigungsdichte konterkariert werden. Die übliche isolierte Betrachtung von Performanz und Zuverlässigkeit ist deshalb unzureichend. Stattdessen forschen wir an der Fragestellung wie beide Aspekte gemeinsam mittels des Konzepts der Performability und ihrer auf Markov-Modellen basierenden Analyse betrachtet werden können. Neben der Entwicklung von Modellierungs- und Analysetechniken wenden wir diese zum Vergleich alternativer NoC-Topologien und fehlertoleranter Routingverfahren an. Wir untersuchen, wie die Performability sich bei weiterer Skalierung der Fertigungsdichte und der NoC-Größe entwickelt und loten die Grenzen der Skalierung aus, indem wir bestimmen, bis zu welchen Fehlerraten sie noch Performability-Vorteile ermöglicht.