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Die zumehmende Fertigungsdichte integrierter digitaler Schaltungen ermöglicht die Implementierung von Systemen mit hunderten Prozessorkernen auf einem einigen Chip - und tausenden in der Zukunft. On-Chip-Verbindungsnetzwerke (Networks-on-Chip, NoC) dienen zur Kommunikation innerhalb solcher Systeme. Ein Nachteil der zunehmenden Fertigungsdichte besteht in der erhöhten Anfälligkeit von NoC-Komponenten wie Routern und Links gegenüber im Betrieb auftretenden Fehlern. Um einen zuverlässigen Betrieb trotz solcher Fehler aufrecht zu erhalten, muss eine Reduktion der NoC-Performanz (z.B. des Datendurchsatzes) inkauf genommen werden. Dadurch können die Performanzvorteile erhöhter Fertigungsdichte konterkariert werden. Die übliche isolierte Betrachtung von Performanz und Zuverlässigkeit ist deshalb unzureichend. Stattdessen forschen wir an der Fragestellung wie beide Aspekte gemeinsam mittels des Konzepts der Performability und ihrer auf Markov-Modellen basierenden Analyse betrachtet werden können. Neben der Entwicklung von Modellierungs- und Analysetechniken wenden wir diese zum Vergleich alternativer NoC-Topologien und fehlertoleranter Routingverfahren an. Wir untersuchen, wie die Performability sich bei weiterer Skalierung der Fertigungsdichte und der NoC-Größe entwickelt und loten die Grenzen der Skalierung aus, indem wir bestimmen, bis zu welchen Fehlerraten sie noch Performability-Vorteile ermöglicht.