MAYA

MAYA: Neue Methoden für den Massiv-Parallel-Test im Hochvolumen, Yield Learning und beste Testqualität

Hochintegrierte digitale Schaltungen erfordern eine sehr grosse Menge an Testmustern. Vorhersagen sprechen hier von einer Vervielfachung um den Faktor 120 in den nächsten Jahren Ziel des Projekts Maya ist deshalb die Entwicklung und Integration von innovativen Verfahren durch die Testdaten eingebettet generiert und erfasst werden können.

05.2006 - 04.2009, BMBF - Projekt

Detaillierte Projektbeschreibung

Bis zum Jahr 2008 wird sich die Größe digitaler Schaltungen von 10 Millionen auf etwa 100 Millionen Gatter verzehnfachen, was zu längeren Prüfketten führen wird. In den zukünftigen Prozessgenerationen unter 100 nm werden neue Fehlerarten immer mehr in den Vordergrund rücken, was zu einer Erhöhung der Anzahl benötigter Testvektoren um einen Faktor 4 führen wird. Die Kosten zum Testen solcher ICs und ihre enormen Datenmengen werden sich dabei mindestens um einen Faktor 3, die Testzeit um einen Faktor 10 erhöhen. Selbst ohne Berücksichtigung steigender Pinzahlen werden somit die Testkosten pro IC um einen Faktor 120 explodieren! Es ist daher zwingend notwendig, nach neuen Lösungsansätzen zu suchen, um die daraus resultierenden Testkosten drastisch zu senken. Um die Herausforderungen an den Produktionstest bei derartigen Komplexitätssteigerungen zukünftig bewältigen zu können, dürfen Kostenreduktionen nicht länger im Prozentbereich liegen. Vielmehr sind Verfahren erforderlich, welche die Kosten für den Produktionstest integrierter Schaltungen um Größenordnungen reduzieren.

Ziele des Projekts MAYA

Moderne Schaltungen zeichnen sich aus durch zunehmend komplexere Leitungsstrukturen, die über eine große Anzahl von Metallebenen verlaufen. Auf diesen Leitungen, vom Treiber bis hin zu den verschiedenen Empfängern, können Haftfehler, Unterbrechungen, Verzögerungsfehler oder Kurzschlüsse auftreten. Schaltungsmodelle, die nur dem logischen Verhalten der realen Schaltung entsprechen und nicht speziell Fehler auf diesen sehr komplexen Verdrahtungsstrukturen berücksichtigen, werden für die automatische Testgenerierung in Zukunft nicht mehr ausreichend sein. Es wird vielmehr ein Schaltungsmodell benötigt, das zweierlei Verhalten, d.h. das logische Verhalten und das Verhalten der Schaltung im layout-bezogenen Fehlerfall, beschreiben kann. Nur so wird die notwendige Testabdeckung beim Produktionstest erreicht. Um zukünftig diese notwendige Qualität beim Produktionstest zu erreichen, müssen für neue Halbleitertechnologien daher zusätzliche Tests für neue Fehlermodelle bereitgestellt werden. Dazu werden im Projekt MAYA Verfahren erforscht, die es ermöglichen, die notwendigen Testmuster für die Produktionsfehler an allen Leitungssegmenten in Very-Deep-Sub-Micron Designs (<100 nm) zu berechnen.

Dieses Bild zeigt Wunderlich (i.R.)
Prof. Dr. rer. nat. habil.

Hans-Joachim Wunderlich (i.R.)

Leitung der Forschungsgruppe Rechnerarchitektur

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