Forschungsprojekte

HOCOS - Aktuelle Forschungsprojekte

Eine detaillierte Projektbeschreibung finden Sie auf der englischen Webseite der Universität Passau.

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Weitere Informationen erhalten Sie auf der englischsprachigen MemCrypto-Seite.

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Das Ziel dieses Projekts ist die Entwicklung von Entwurfsmethoden für kostengünstige und leistungseffiziente Hardware-Schaltungen für Near-Sensor Computing auf der Basis von Stochastic Computing (SC). Das SC-Paradigma erlaubt extrem kompakte, fehlertolerante und leistungseffiziente Realisierungen von komplexen Funktionen. Die Nachteile von SC, die Geschwindigkeits- und Genauigkeitseinbußen, fallen bei Near-Sensor Computing weniger ins Gewicht, da die Sensordaten ohnehin ungenau sind und die Berechnungen in vielen Szenarien nur sporadisch anfallen. Ein Schwerpunkt des Projekts ist die SC-Realisierung von Neuronalen Netzwerken (NNs) für Klassifikationsaufgaben, von „leichtgewichtigen“ NNs bis hin zu vollständigen Convolutional NNs für Deep Learning.

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Weitere Informationen erhalten Sie auf der englischsprachigen GS-IMTR Seite.

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RA - Aktuelle Forschungsprojekte

Bitte beachten: Masterarbeiten verfügbar

Eine ausführliche Projektbeschreibung finden Sie auf unserer englischen Seite.

 

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Bitte beachten: Masterarbeiten verfügbar

Ein wichtiges Problem in modernen Fertigungstechnologien in der Nanoelektronik sind  Frühausfälle, die immer wieder Rückrufaktionen erfordern und dadurch Kosten in Milliardenhöhe verursachen.  Ein wichtiger Grund hierfür sind sogenannte schwache Schaltungsstrukturen, die zwar bei der Inbetriebnahme funktionieren, aber der späteren Belastung im Betrieb nicht gewachsen sind.  Solche Strukturen können anhand von nichtfunktionalen Indikatoren, insbesondere auch anhand des Zeitverhaltens, identifiziert werden.  Für einen effektiven  und kosteneffizienten Test dieser Indikatoren sollen im FAST Projekt Schaltungen mit einem prüfgerechten Entwurf und Selbsttest ausgestattet werden, die auch bei Frequenzen jenseits der funktionalen Spezifikation arbeiten können, um kleine Abweichungen des nominalen Zeitverhaltens und damit potentielle Frühausfälle zu erkennen.

seit 2.2017, DFG-Projekt: WU 245/19-1

Ausführliche Projektbeschreibung

Moderne Fertigungstechnologien in der Nanoelektronik integrieren Milliarden von Transistoren mit Abmessungen von 14 Nanometern und darunter in einem Chip. Dies ermöglicht grundlegend neue Herangehensweisen und Lösungen in vielen Bereichen, bringt aber gleichzeitig fundamentale Herausforderungen mit sich. Ein zentrales Problem sind Frühausfälle, die immer wieder Rückrufaktionen erfordern und dadurch Kosten in Milliardenhöhe verursachen. Ein wichtiger Grund hierfür sind sogenannte schwache Schaltungsstrukturen, die zwar bei der Inbetriebnahme funktionieren, aber der späteren Belastung im Betrieb nicht gewachsen sind. Während sich andere Ausfallursachen, wie etwa Alterung oder externe Störungen durch einen robusten Entwurf bis zu einem gewissen Umfang kompensieren lassen, müssen drohende Frühausfälle durch Tests erkannt und betroffene Systeme aussortiert werden. Dazu werden Verfahren benötigt, die weit über den heutigen Stand der Technik hinausgehen.

Da die schwachen Schaltungsstrukturen unter Betriebsbedingungen zunächst korrekt funktionieren, müssen sie anhand nichtfunktionaler Indikatoren identifiziert werden. Neben dem Stromverbrauch im Ruhezustand und bei Schaltvorgängen sowie dem Verhalten bei variierender Betriebsspannung gehört das Zeitverhalten zu den wichtigsten Zuverlässigkeitsindikatoren. Im Hochgeschwindigkeitsbetrieb können kleine Abweichungen im Zeitverhalten einzelner Transistoren gemessen und als Fehlerindikator verwendet werden. Da hierfür ein Mehrfaches der eigentlichen Betriebsfrequenz angelegt werden muss, lassen sich herkömmliche Testmethoden nur sehr eingeschränkt einsetzen. Stattdessen müssen in folgenden drei Bereichen neue Methoden entwickelt und untersucht werden:

  1. Die Schaltung muss mit besonderen Ausstattungen für den prüfgerechten Entwurf (Design for Test / DFT) und den Selbsttest versehen werden, die auch bei Frequenzen jenseits der funktionalen Spezifikation arbeiten können.
  2. Der Testablauf muss so geplant werden, dass bei einer möglichst geringen Zahl von Testfrequenzen eine maximale Fehlererfassung in kurzer Zeit möglich wird.
  3. Mit einer geeigneten Metrik müssen quantitative Aussagen über die Erfassung möglicher schwacher Schaltungsteile getroffen werden. Eine besondere Schwierigkeit liegt hier in der Unterscheidung zwischen tatsächlich fehleranfälligen Strukturen und Abweichungen aufgrund zunehmender Variationen in der Nanoskalierung.

Da ein Hochgeschwindigkeitstest ganz besondere Anforderungen an externe Testautomaten stellt, ist es wesentlich, ihn durch eingebauten Selbsttest (Built-in Self-Test / BIST) zu unterstützen und auszuführen.

Mit der Lösung der drei genannten Probleme wird den immens steigenden nicht mehr wirtschaftlichen Kosten bei der Inbetriebnahme nanoskalierter Systeme, etwa durch „Burn-in“-Tests, begegnet und deren Einsatz in neuen Anwendungsbereichen unterstützt.

Bitte beachten: Masterarbeiten verfügbar

seit 08.2014, DFG-Projekt: WU 245/17-1, WU 245/17-2

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ES - Aktuelle Forschungsprojekte

Die zumehmende Fertigungsdichte integrierter digitaler Schaltungen ermöglicht die Implementierung von Systemen mit hunderten Prozessorkernen auf einem einigen Chip - und tausenden in der Zukunft. On-Chip-Verbindungsnetzwerke (Networks-on-Chip, NoC) dienen zur Kommunikation innerhalb solcher Systeme. Ein Nachteil der zunehmenden Fertigungsdichte besteht in der erhöhten Anfälligkeit von NoC-Komponenten wie Routern und Links gegenüber im Betrieb auftretenden Fehlern. Um einen zuverlässigen Betrieb trotz solcher Fehler aufrecht zu erhalten, muss eine Reduktion der NoC-Performanz (z.B. des Datendurchsatzes) inkauf genommen werden. Dadurch können die Performanzvorteile erhöhter Fertigungsdichte konterkariert werden. Die übliche isolierte Betrachtung von Performanz und Zuverlässigkeit ist deshalb unzureichend. Stattdessen forschen wir an der Fragestellung wie beide Aspekte gemeinsam mittels des Konzepts der Performability und ihrer auf Markov-Modellen basierenden Analyse betrachtet werden können. Neben der Entwicklung von Modellierungs- und Analysetechniken wenden wir diese zum Vergleich alternativer NoC-Topologien und fehlertoleranter Routingverfahren an. Wir untersuchen, wie die Performability sich bei weiterer Skalierung der Fertigungsdichte und der NoC-Größe entwickelt und loten die Grenzen der Skalierung aus, indem wir bestimmen, bis zu welchen Fehlerraten sie noch Performability-Vorteile ermöglicht.

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