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REALTEST: Test und Zuverlässigkeit nanoelektronischer Systeme

Projektbeschreibung

Ziele des Projekts sind einheitliche Verfahren für einen robusten Entwurf und einen darauf abgestimmten Test. Der Produktionstest bestimmt dabei die Funktionsfähigkeit und die verbleibende Robustheit (Quality Binning). Periodische Wartungstests erkennen Fehler während der Lebenszeit und eine Online-Überwachung schützt gegen Soft Errors während des Betriebs.


Robuste Systeme

Es ist ein bislang ungebrochener Trend, dass der Anteil von Flipflops in freier Logik stetig zunimmt. Diese Entwicklung folgt unter anderem aus dem massiven Pipelining oder dem Anwachsen der Registersätze, die beispielsweise zur Unterstützung von Spekulation, Hyperthreading und Befehlsscheduling notwendig sind. Auch Fehlertoleranztechniken erhöhen die Zahl der Speicherelemente in freier Logik, und bereits heute sind Schaltungen mit Millionen von Flipflops anzutreffen [Kupp04]. Diese Beobachtungen treffen nicht nur für Datenpfade zu sondern auch für kontrolldominierte Module, bei denen immer mehr Regularität und Geschwindigkeit im Vordergrund stehen.

Die Flipflops einer Schaltung sind in besonderem Maße gegenüber Einwirkungen der Umgebung anfällig und erfordern Schutzmechanismen wie sie heute schon bei regulären Speicherfeldern üblich sind [Dood03]. Einige der gegenwärtig industriell eingesetzten Verfahren sind hier Reparatur und Rekonfiguration, Fehlererkennung und Fehlerkorrektur durch Kodierung, periodisches Auffrischen der Daten (Scrubbing) gegen Fehlerakkumulation sowie eingebaute Selbsttestverfahren mit Redundanzanalyse und Selbstreparatur.

Besonders kritisch wirkt sich auch die Tatsache aus, dass zur Reduktion der Verlustleistung die Zahl der schaltenden Fipflops so gering wie möglich gehalten wird (Clock-Gating). Dies hat zur Folge, dass eine beträchtliche Anzahl von Flipflops ihren Wert über einen längeren Zeitraum speichern muss. Damit sind die Speicherelemente ähnlich wie ein reguläres, dynamisches Speicherfeld über längere Zeit externen Einflüssen ausgesetzt und transiente Fehler können sich akkumulieren. Eine periodische Auffrischung der Speicherinformation ist hier genauso notwendig, wie bereits heute in regulären Speicherfeldern [Hell02].

Durch die steigenden Soft Error Raten (SER) für kombinatorische Bauelemente und die ständigen Verkürzungen der Logiktiefe werden außerdem vermehrt Fehler aus der Kombinatorik in die Speicherelemente propagiert [Shiv02]. Diese Effekte müssen ebenfalls durch eine geeignete Überwachung der Speicherelemente und entsprechende Fehlertoleranzverfahren kompensiert werden. Zusätzlich bietet sich auch die Möglichkeit, kombinatorische Elemente und Latches gegen transiente Fehler zu härten [Koma04].


Soft Errors

Die zunehmende Zahl der Speicherlemente und die erforderliche Zusatzausstattung für eine erhöhte Zuverlässigkeit erschweren zugleich den Produktionstest, der bereits heute ein dominierender Kostenfaktor ist. Für freie Logik sind Teststrategien mit Prüfpfad am weitesten verbreitet. Hier werden die Testdaten seriell in die Schaltung geschoben und ausgelesen. Zur Verkürzung der Testzeit verwendet man meist mehrere Prüfpfade parallel, erzeugt die Muster im Selbsttest auf dem Chip oder führt komprimierte Testinformation von außen zu, die auf dem Chip dekomprimiert wird. Entsprechend wird die Testantwort komprimiert nach außen geführt.

Mit den Kompressionsmethoden begegnet man dem akuten Problem, dass die Bandbreite zwischen Chips und Testautomaten deutlich langsamer wächst als der Umfang der Testdaten [Mitr05; Rajs05]. Der steigende Anteil von Flipflops und die beträchtliche Redundanz zur Steigerung der Zuverlässigkeit verschärfen dieses Testproblem noch beträchtlich.

Ziel des Projekts ist die Entwicklung einer einheitlichen Entwurfsmethodik für speichernde Elemente, welche die Probleme der Zuverlässigkeit und Fehlertoleranz, des Offline-Tests und des Online-Tests behandelt. Hierzu werden die einzelnen Prüfpfade in Segmente geeigneter Größe zerlegt und ihnen Redundanz zur Maskierung oder Reparatur permanenter Fehler hinzugefügt, sodass die entstehende Struktur immer noch tolerant gegenüber transienten Fehlern ist.

Ein Prüfpfad kann als ein eindimensionaler Speicher interpretiert werden, und die entsprechenden Testverfahren für reguläre Speicherfelder, wie der periodische Test, der Online-Test und der transparente Test, lassen sich darauf anwenden. Wiederholtes Lesen und Rückschreiben würde jedoch den Zugriff auf die Flipflops einschränken und den Systembetrieb belasten. Stattdessen ist es sinnvoll, einen transparenten periodischen Selbsttest einzusetzen [Hell02; Nico96]. Mit einer einfachen Logik lässt sich eine Restcharakteristik berechnen, die es erlaubt, den Inhalt eines Prüfpfades konsistent zu halten und kontinuierlich, periodisch zu überwachen.


Fehlerkorrektur bei Speicherfeldern


Fehlerkorrektur beim Prüfpfad

Die zusätzliche Hardware, die für den Online-Test der Speicherelemente in die Schaltung integriert wurde, lässt sich zur Kompression der Testantworten verwenden. So muss nur die berechnete Charakteristik ausgewertet werden, von welcher dann auf falsche Schaltungsantworten geschlossen werden kann. Ein vollständiges Auslesen der teilweise redundanten Prüfpfadinformation ist bei dieser Lösung für den Offline Test nicht nötig, und die Testzeit wird ohne Zusatzaufwand dramatisch verkürzt.

Für die Eingangsdaten des Prüfpfads können ohne wesentliche Änderungen die derzeit bekannten Verfahren der Testdatenkompression eingesetzt werden.

 

Referenzen:

[Dodd03]

P. E. Dodd and L. W. Massengill, "Basic mechanisms and modeling of single-event upset in digital micro-electronics", IEEE Transactions on Nuclear Science, 50 (3), pp. 583-602, June 2003

[Hell02]

S. Hellebrand, H.-J. Wunderlich, A. A. Ivaniuk, Y. V. Klimets, and V. N. Yarmolik, "Efficient online and offline testing of embedded DRAMs", IEEE Trans-actions on Computers, 51 (7), pp. 801-809, 2002

[SIA]

Semiconductor Industry Association, "International technology roadmap for semiconductors", Technical Report, 2003, available at: http://public.itrs.net/public.itrs.net

[Kupp04]

R. Kuppuswamy, P. DesRosier, D. Feltham, R. Sheikh, and P. Thadikaran, "Full hold-scan systems in microprocessors: Cost/benefit analysis", Intel Tech-nology Journal, 8 (1), pp. 63-72, Feb. 2004

[Mitr05]

S. Mitra, S. S. Lumetta, M. Mitzenmacher, and N. Patil, "X-Tolerant Test Re-sponse Compaction", IEEE Design & Test of Computers, 22 (6), pp. 566-574, 2005

[Rajs05]

J. Rajski, J. Tyszer, C. Wang, and S. M. Reddy, "Finite memory test response compactors for embedded test applications", IEEE Trans. on CAD of Inte-grated Circuits and Systems, 24 (4), pp. 622-634, 2005

[Nico96]

M. Nicolaidis, "Theory of Transparent BIST for RAMs", IEEE Trans. on Com-puter, 45 (10), pp. 1141-1156, 1996

[Koma04]

Y. Komatsu, Y. Arima, T. Fujimoto, T. Yamashita, and K. Ishibashi, "A soft-error hardened latch scheme for soc in a 90nm technology and beyond", Pro-ceedings IEEE Custom Integrated Circuits Conference (CICC'04), pp. 329-332,Orlando, FL, USA, Sep 2004

[Shiv02]

P. Shivakumar, M. Kistler, S. W. Keckler, D. Burger, and L. Alvisi, "Modeling the effect of technology trends on the soft error rate of combinational logic", Proceedings International Conference on Dependable Systems and Networks (DSN'02), Bethesda, MD, USA, pp. 389-398, June 2002

 

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