PARSIVAL: Parallel High-Throughput Simulations for Efficient Nanoelectronic Design and Test Validation
seit 10.2014, DFG-Project: WU 245/16-1
Projektbeschreibung
Eine detaillierte Projektbeschreibung finden Sie auf unserer englischen Seite.
Publikationen
2019
- Multi-Level Timing and Fault Simulation on GPUs. Eric Schneider and Hans-Joachim Wunderlich. INTEGRATION, the VLSI Journal -- Special Issue of ASP-DAC 2018 64, (January 2019), pp. 78–91. DOI: https://doi.org/10.1016/j.vlsi.2018.08.005
2017
- Probabilistic Sensitization Analysis for Variation-Aware Path Delay Fault Test Evaluation. Marcus Wagner and Hans-Joachim Wunderlich. In Proceedings of the 22nd IEEE European Test Symposium (ETS′17), Limassol, Cyprus, 2017, pp. 1–6. DOI: https://doi.org/10.1109/ETS.2017.7968226
2016
- High-Throughput Transistor-Level Fault Simulation on GPUs. Eric Schneider and Hans-Joachim Wunderlich. In Proceedings of the 25th IEEE Asian Test Symposium (ATS′16), Hiroshima, Japan, 2016, pp. 150–155. DOI: https://doi.org/10.1109/ATS.2016.9
2015
- High-Throughput Logic Timing Simulation on GPGPUs. Stefan Holst; Michael E. Imhof and Hans-Joachim Wunderlich. ACM Transactions on Design Automation of Electronic Systems (TODAES) 20, (June 2015), pp. 37:1––37:21. DOI: https://doi.org/10.1145/2714564
- GPU-Accelerated Small Delay Fault Simulation. Eric Schneider; Stefan Holst; Michael A. Kochte; Xiaoqing Wen and Hans-Joachim Wunderlich. In Proceedings of the ACM/IEEE Conference onDesign, Automation and Test in Europe (DATE′15), Grenoble, France, 2015, pp. 1174–1179. DOI: https://doi.org/10.7873/DATE.2015.0077
- Hochbeschleunigte Simulation von Verzögerungsfehlern unter Prozessvariationen. Eric Schneider; Michael A. Kochte and Hans-Joachim Wunderlich. In 27th GI/GMM/ITG Workshop “Testmethoden und Zuverlässigkeit von Schaltungen und Systemen” (TuZ′15), Bad Urach, Germany, 2015.
2014
- Data-Parallel Simulation for Fast and Accurate Timing Validation of CMOS Circuits. Eric Schneider; Stefan Holst; Xiaoqing Wen and Hans-Joachim Wunderlich. In Proceedings of the 33rd IEEE/ACM International Conferenceon Computer-Aided Design (ICCAD′14), San Jose, California, USA, 2014, pp. 17–23. DOI: https://doi.org/10.1109/ICCAD.2014.7001324
Workshopbeiträge
2015
- Hochbeschleunigte Simulation von Verzögerungsfehlern unter Prozessvariationen. Eric Schneider; Michael A. Kochte and Hans-Joachim Wunderlich. In 27th GI/GMM/ITG Workshop “Testmethoden und Zuverlässigkeit von Schaltungen und Systemen” (TuZ′15), Bad Urach, Germany, 2015.
Kontakt

Hans-Joachim Wunderlich
Prof. Dr. rer. nat. habil.Forschungsgruppe Rechnerarchitektur,
im Ruhestand