Forschung

Die zunehmende Fertigungsdichte integrierter digitaler Schaltungen ermöglicht die Implementierung von Systemen mit hunderten Prozessorkernen auf einem einigen Chip - und tausenden in der Zukunft. On-Chip-Verbindungsnetzwerke (Networks-on-Chip, NoC) dienen zur Kommunikation innerhalb solcher Systeme. Homogene Systeme, die aus der regelmäßigen Anordnung gleichgroßer Prozessoreinheiten bestehen, sind mitsamt geeigneter Netzwerktopologien (z.B. Gitter/Mesh), deadlockfreier Routingverfahren (z.B. Turn Models) und Fehlertoleranzverfahren (Nutzung von Pfaddiversität) gut erforscht. Heterogene Systeme hingegen integrieren Prozessorkomponenten unterschiedlicher Größe in einer unregelmäßigen Anordnung (sog. Floorplan). Dafür geeignete Netzwerktopologien, Routingverfahren, die vorteilhafte Abbildung von Anwendungstasks auf die verschiedenen Prozessoren und Fehlertoleranz wurden bislang überwiegend isoliert voneinander synthetisiert oder händisch entwickelt, wobei es häufig zu Lösungen kommt, die insgesamt suboptimal bezüglich Kriterien wie Kosten, Deadlockfreiheit und Performanz sind. Stattdessen forschen wir an automatisierten Verfahren, die alle Entwurfsdimensionen auf der Systemebene integriert betrachten und Lösungen erzeugen, die bezüglich benutzerdefinierter Zielfunktionen optimal sind. Unser Ziel ist es, mathematische Formulierungen zu finden, deren Lösung für Systeme begrenzter Komplexität zu garantiert optimalen Lösungen führen. Diese sollen mit heuristischen Verfahren kombiniert werden, um auch für größere Systeme gute Ergebnisse erhalten zu können. Die synthetisierten Networks-on-Chip sollen mittels analytischen und simulativen Verfahren hinsichtlich funktionaler und nichtfunktionaler Eigenschaften verifiziert werden. Zwecks Nachweis der Praktikabilität werden Netzwerkkomponenten zur Umsetzung der synthetisierten Strukturen und Verfahren bis hin zur Ebene der digitalen Schaltungen implementiert.