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CONFIRM: Automatisierter Firmware-Entwurf für anwendungsspezifische Elektroniksysteme

Projektseite: CONFIRM

In vielen Anwendungsdomänen erweist sich der Entwurf der Firmware als ein besonders kritischer Entwurfsfaktor. Die Vielzahl an Aufgaben der Firmware und die steigenden Anforderungen führen zu einer sehr hohen Entwurfskomplexität mit wachsenden Entwurfskosten. Die Firmware muss stets an sich ändernde Hardware-Parameter sowie Architektur- und Systemkonfiguration angepasst und zusätzlich hinsichtlich gegebener Anwendungs- bzw. Nutzungsszenarien ausgelegt werden.

An dieser Stelle setzt CONFIRM an und erforscht notwendige Schlüsselaspekte zur späteren Realisierung eines durchgängigen, automatisierten Firmware-Entwurfsprozess bei den beteiligten Industriepartnern. Hierzu zählt die modellbasierte Firmware-Spezifikation mit der Fähigkeit zur automatisierten Komposition der Firmware aus Bibliothekselementen inklusive einer optimierten Auslegung im Hinblick auf Echtzeitfähigkeit, Energieverbrauch unter Berücksichtigung der Hardware- und Speicherarchitektur sowie von Anwendungsszenarien.

Die Universität Stuttgart bearbeitet im Rahmen des Vorhabens CONFIRM Verfahren zur Firmwaregenerierung für optimierte Speicherverwaltung. Dazu werden statische und dynamische Optimierungsverfahren untersucht, die den Energiebedarf des Speichersubsystems minimieren und dabei Randbedingungen an das zeitliche Verhalten und die Aufnahme elektrischer Leistung einhalten. Zur Umsetzung des Optimierungsergebnisses im System werden Verfahren zur automatisierten Generierung von Firmware zur Speicherverwaltung erforscht.

POWERBLOCK+: Leistungsschalter und Hochspannungsgeneratoren für den medizinischen Röntgenbereich

Projektseite: POWERBLOCK

Das Projekt POWERBLOCK+ erforscht Technologien und Entwurfstechniken für neuartige Hochspannungsgeneratoren in Röntgenanwendungen, um den steigenden Leistungs- bzw. Integrationsdichten moderner Systeme zu begegnen.

Zur Erreichung dieses Ziels sind ganzheitliche Simulationsverfahren für den Entwurf notwendig, die den hohen Integrationsgrad berücksichtigen. Damit entstehen Entwurfwerkzeuge und Basistechnologien, die für das gesamte Spektrum der Systeme zur Röntgenbildgebung einsetzbar sind.

Die Universität Stuttgart liefert hierzu Beiträge zur Spezifikation, Modellierung und effizienten Simulation virtueller Prototypen des gesamten Röntgensystems. Bereits der Entwurf der POWERBLOCK+ Basistechnologie geschieht im Kontext des gesamten Röntgengeräts sowie unterschiedlicher medizinischer Anwendungsszenarien und kann folglich bedarfsgerecht ausgelegt und bewertet werden.

Durch die weitgehende Erzeugung realer Prototypen werden kürzere Entwicklungszyklen und eine bessere Abwägung von Entwurfsalternativen bei geringeren Entwicklungskosten angestrebt.

Aufgrund der allgemeinen Natur der dabei geschaffenen Entwurfswerkzeuge und Basistechnologien sind diese auch auf andere Industrieanwendungen übertragbar.

ROCK: Robuste On-Chip-Kommunikation durch hierarchische Online-Diagnose und -Rekonfiguration

Projektseite: Robuste On-Chip-Kommunikation durch hierarchische Online-Diagnose und -Rekonfiguration

Ziel des Projekts ROCK ist es, robuste Architekturen und zugehörige Entwurfsverfahren für Networks-on-Chip (NoC) zu untersuchen und prototypisch zu entwickeln, um der mit steigender Integrationsdichte zunehmenden Störanfälligkeit der On-Chip-Kommunikationsinfrastruktur gegenüber Umgebungsstrahlung, Übersprechen, Fertigungsvariabilitäten und Alterungseinflüssen zu begegnen. Dazu wird ein Ansatz verfolgt, der im Betrieb (online) Fehlerdiagnose und zielgerichtete Rekonfiguration zur Fehlerbehebung in hierarchischer Weise über die Netzwerkschichten durchführt und dabei schichtenübergreifend eine optimale Kombination von Maßnahmen auswählt. Die Optimalität umfasst die energieminimale Einhaltung von Zusicherungen bezüglich der Performability des Netzwerks, welche unter Einbeziehung der Kommunikationsperformanz und der Fehlerstatistik für das Forschungsgebiet der NoCs neu zu definieren ist. Weitere Anforderungen bestehen in der fehlertoleranten Auslegung der Diagnose- und Rekonfigurationssteuerung sowie in ihrer Transparenz für die über das NoC kommunizierenden Anwendungsprozesse. Die NoC-Architekturen und -Verfahren sind bezüglich Optimalität und Randbedingungen auch im Fehlerfall zu bewerten. Diese Bewertung beruht auf zu schaffenden funktionalen Fehlermodellen, welche mit Netzwerkmodellen zu einer NoC-Fehlersimulation integriert werden.

SIMTECH: Modellierung von Hard- und Software und deren Schnittstelle für Simulationsanwendungen auf NoC MPSoC Rechnern

Projektseite: SIMTECH

Konfigurierbare Network-on-Chip Multiprozessor-Systems-on-a-Chip (NoC-MPSoCs) Architekturen werden zunehmend für Simulationsanwendungen interessant. In diesem Projekt sollen die Interaktionen zwischen Simulationssoftware und einer zugrundeliegenden NoC-MPSoC-Hardware untersucht werden, so dass eine Schnittstelle zur Konfigurierung der Hardwareressourcen auf dem Chip und ein Meta-Modell für eine Vielzahl konfigurierbarer NoC-MPSoCs entwickelt werden kann. Dieses Modell soll die Simulation der Hardware ermöglichen, das Auftreten sowie Behandeln von Fehlern berücksichtigen und somit einen virtuellen Prototyp der Hardware darstellen, mit dessen Hilfe die Performance künftiger NoC-MPSoC-Architekturen bei vorgegebener Simulationsanwendung bereits frühzeitig vor dem Verfügbarwerden der Hardware abgeschätzt werden kann. Auf diese Weise soll der Hardware / Software-Systementwurf für Simulationsanwendungen vereinfacht sowie die Abschätzung des Einflusses zukünftiger Hardware-Architekturen auf die resultierende Simulationsperformance ermöglicht werden.

NATSIM: Native und adaptive Transaktionsebenen-Simulation eingebetteter Systeme

Ziel des Projekts NATSIM ist die Entwicklung und Untersuchung innovativer Modellierungs- und Simulationsverfahren für eingebettete Hardware-Software-Systeme. Dabei wird eine formal fundierte Modellierung des Datenaustauschs zwischen Systemkomponenten angestrebt, die innerhalb eines Modells einen wohldefinierten Übergang zwischen unterschiedlichen Abstraktionsschichten und damit eine gezielte Abwägung zwischen Simulationsgenauigkeit und -performanz ermöglicht. Während auf dem Gebiet etablierte Simulationsverfahren von einer statischen Natur des zu simulierenden Systems ausgehen, beinhaltet die angestrebte Modellierung die Berücksichtigung dynamischer Aspekte und trägt damit dem Trend zu Laufzeitrekonfiguration und Selbstadaption Rechnung. Die zu untersuchenden Simulationsverfahren ziehen die dynamisch veränderliche Systemstruktur sowie die Parallelität von Multicore-Rechnern und Rechnerclustern zur Optimierung der Simulationsperformanz heran.

ROBUST: Robust Electronic System Design

Projektseite: ROBUST

ROBUST erforscht neue Methoden und Verfahren für die Entwicklung von robusten elektronischen Nano-Technologie-Systemen. Im Zuge dieses Projekts werden quantitative Messgrößen für Robustheit abstrahiert und definiert, welche zur Steuerung und Bewertung der statischen und dynamischen Optimierung von Robustheit solcher Systeme zum Einsatz kommen. Als Ergebnis liefert ROBUST Methoden sowie Prototyp-Anwendungen, die eine frühzeitige Einbeziehung der Robustheit von Systemen bei Top-Down Design-Abläufen ermöglichen. Der Schwerpunkt der Arbeit der Universität Stuttgart in ROBUST liegt in der Bewertung von Robustheit auf der Systemebene mittels Fehlerinjektion auf der Basis von SystemC.

Prototyping Umgebung und Design-Flow für Systeme auf ARM-Basis

Konfigurierbare Network-on-Chip Multiprozessor-Systems-on-a-Chip (NoC-MPSoCs) Architekturen werden zunehmend für Simulationsanwendungen interessant. In diesem Projekt sollen die Interaktionen zwischen Simulationssoftware und einer zugrundeliegenden NoC-MPSoC-Hardware untersucht werden, so dass eine Schnittstelle zur Konfigurierung der Hardwareressourcen auf dem Chip und ein Meta-Modell für eine Vielzahl konfigurierbarer NoC-MPSoCs entwickelt werden kann. Dieses Modell soll die Simulation der Hardware ermöglichen, das Auftreten sowie Behandeln von Fehlern berücksichtigen und somit einen virtuellen Prototyp der Hardware darstellen, mit dessen Hilfe die Performance künftiger NoC-MPSoC-Architekturen bei vorgegebener Simulationsanwendung bereits frühzeitig vor dem Verfügbarwerden der Hardware abgeschätzt werden kann. Auf diese Weise soll der Hardware / Software-Systementwurf für Simulationsanwendungen vereinfacht sowie die Abschätzung des Einflusses zukünftiger Hardware-Architekturen auf die resultierende Simulationsperformance ermöglicht werden.