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Hans-Joachim Wunderlich

Herr Prof. Dr. rer. nat. habil.

Forschungsgruppe Rechnerarchitektur,
im Ruhestand
Institut für Technische Informatik
Rechnerarchitektur

Kontakt

+49 711 685 88391
 +49 711 685 88288

Pfaffenwaldring 47
D-70569 Stuttgart
Deutschland
Raum: 2.170

Ausbildung

Wissenschaftliche Prüfungen

07.1990

Abschluss des Habilitationsverfahrens und Erteilung der Lehrbefugnis für das Fach Informatik, Habilitationsschrift über „Rechnergestützte Verfahren für den prüfgerechten Entwurf und Test hochintegrierter Schaltungen“

12.1986

Promotion zum Dr. rer. nat. an der Fakultät für Informatik der Universität Karlsruhe
(„Mit Auszeichnung“) über „Probabilistische Verfahren zur Verbesserung der Testbarkeit hochintegrierter Schaltungen“

10.1981

Diplom in Mathematik mit Nebenfach Philosophie an der Universität Freiburg

1979-1981

Studium der Mathematik und der Philosophie an der Universität Freiburg

1975-1979

Studium der Mathematik und der Philosophie an der Universität Konstanz

Berufliche Laufbahn

seit 10.2019

Leitung der Forschungsgruppe „Rechnerarchitektur“ am Institut für Technische Informatik der Universität Stuttgart

10.2017 - 09.2019

Leiter der Abteilung „Rechnerarchitektur“ des Instituts für Technische Informatik an der Universität Stuttgart

09.2002 - 09.2017

Geschäftsführender Direktor des Instituts für Technische Informatik an der Universität Stuttgart

10.2010 - 09.2013

Prodekan der Fakultät 5 für Informatik, Elektrotechnik und Informationstechnik

10.1996 - 09.2019

Ordentlicher Universitätsprofessor (C4) für „Technische Informatik“ an der Universität Stuttgart, Leiter der Abteilung „Rechnerarchitektur“

12.1991 - 09.1996

Ordentlicher Universitätsprofessor (C4) für „Technische Informatik“ an der Universität/GHS Siegen, Leiter der Fachgruppe „Rechnerstrukturen“

01.1991

Ernennung zum Hochschuldozenten (C2) an der Universität Karlsruhe

10.1990 - 03.1991

Vertretung einer C4-Professur an der Universität/GHS Duisburg für das Fach Informatik

09.1982 - 01.1991

Wissenschaftlicher Angestellter an der Universität Karlsruhe

1982

Freier Mitarbeiter am Fraunhofer Institut für Arbeitswirtschaft und Organisation (IAO) in Stuttgart

Längerfristige wissenschaftliche Tätigkeiten im Ausland

04.2010 - 05.2010

Laboratoire d’Informatique de Robotique et de Microélectronique de Montpellier (LIRMM), Montpellier, France

04.2005 - 08.2005

Laboratoire d’Informatique de Robotique et de Microélectronique de Montpellier (LIRMM), Montpellier, France

01.2000 - 03.2000

Laboratoire d’Informatique de Robotique et de Microélectronique de Montpellier (LIRMM), Montpellier, France

08.1999 - 10.1999

LogicVision Inc., San Jose, CA, USA

01.1996 - 02.1996

Mentor Graphics Corporation, Portland, OR, USA

08.1995 - 03.1996

Visiting Professor am „Center of Reliable Computing“, Stanford University, Stanford, CA, USA

03.1988

Ruf als Visiting Assistant Professor an die McGill University, Montreal, Canada

 

2020

IEEE Life Fellow for contributions to very-large-scale-integration circuit testing and fault tolerance

2020

Das IEEE European Test Symposium hat Herrn Professor Hans-Joachim Wunderlich mit dem ETS Distinguished Service Award ausgezeichnet.

2015

IEEE Computer Society, Test Technology Technical Council: Distinguished Service Award for many years of dedicated distinguishing service in creating, organizing, growing and steering ETS

2014

Guest Professor at Hefei University of Technology, Hefei, China

2009

IEEE Fellow for contributions to very-large-scale-integration circuit testing and fault tolerance

2006

IEEE Computer Society Golden Core Member

2005

IEEE Computer Society Meritorious Service Award

1998 - 2008

IEEE Certificates of Appreciation

2001

Ruf an die TU Wien, Professur: Embedded Computing Systems

2000

Landeslehrpreis 1999 des Landes Baden-Württemberg für das Hardware-Praktikum

Best Paper Awards

  • Lylina, N., Atteya, A. and Wunderlich, H.-J.
    “A Hybrid Protection Scheme for Reconfigurable Scan Networks”
    Best paper award IEEE VLSI Test Symposium (VTS’21), Virtual, 26-28 April 2021.
  • Schöll, A., Braun, C. und Wunderlich, H.-J.
    "Applying Efficient Fault Tolerance to Enable the Preconditioned Conjugate Gradient Solver on Approximate Computing Hardware"
    Best paper award IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT'16), University of Connecticut, USA, 19-20 September 2016
  • Asada, K., Wen, X., Holst, S., Miyase, K., Kajihara, S., Kochte, M.A., Schneider, E., Wunderlich, H.-J. und Qian, J.
    "Logic/Clock-Path-Aware At-Speed Scan Test Generation for Avoiding False Capture Failures and Reducing Clock Stretch"
    Best paper award 24th IEEE Asian Test Symposium (ATS'15), Mumbai, India, 22-25 November 2015
  • Baranowski, R., Kochte, M. A. und Wunderlich, H.-J.
    "Access Port Protection for Reconfigurable Scan Networks"
    Best paper award Journal of Electronic Testing: Theory and Applications (JETTA: best paper of the year 2014), Vol. 30(6), 5 December 2014, pp. 711-723
  • Sauer, M., Polian, I., Imhof, M.E., Mumtaz, A., Schneider, E., Czutro, A., Wunderlich, H.-J. und Becker, B.:
    "Variation-Aware Deterministic ATPG",
    Best paper award 19th IEEE European Test Symposium (ETS), Paderborn, Germany, May 26-30, 2014
  • Elm, M. und Wunderlich, H.-J.:
    "XP-SISR: Eingebaute Selbstdiagnose für Schaltungen mit Prüfpfad",
    Best paper award VDE Tagung "Zuverlässigkeit und Entwurf" (ZuE), Stuttgart, Germany, September 21-23, 2009.
  • Kochte, M.A., Zoellin, C.G., Imhof, M.E. und Wunderlich, H.-J.:
    "Test Set Stripping Limiting the Maximum Number of Specified Bits,"
    Best paper award 4th IEEE International Symposium on Electronic Design, Test & Applications (DELTA'08), Hong Kong, January 23-25, 2008.
  • Holst, S. und Wunderlich, H.-J.:
    "Adaptive Debug and Diagnosis without Fault Dictionaries,"
    Best paper award 12th IEEE European Test Symposium (ETS), Freiburg, Germany, May 21-24, 2007.
  • Öhler, P., Hellebrand, S. und Wunderlich, H.-J.:
    "Analyzing Test and Repair Times for 2D Integrated Memory Built-In Test and Repair,"
    Best paper award 10th IEEE Workshop on Design and Diagnostic of Electronic Circuits and Systems (DDECS), Krakow, Poland, April 11-13, 2007

 

2019

Eric Schneider:

"Multi-Level Simulation of Nano-Electronic Digital Circuits on GPUs"

2018

Alexander Schöll:

"Efficient Fault Tolerance for Selected Scientific Computing Algorithms on Heterogeneous and Approximate Computer Architectures"

2017

Chang Liu:

“Improvement of Hardware Reliability with Aging Monitors”

2017

Laura Rodríguez Gómez:

“Machine Learning Support for Logic Diagnosis”

2016

Marcus Wagner:

“Efficient Algorithms for Fundamental Statistical Timing Analysis Problems
in Delay Test Applications of VLSI Circuits”

2015

Michael Imhof:

“Fault Tolerance Infrastructure and its Reuse for Offline Testing”

2015

Atefe Dalirsani:

“Self-Diagnosis in Network-on-Chips”

2015

Claus Braun:

“Algorithm-Based Fault Tolerance for Matrix Operations on Graphics Processing
Units: Analysis and Extension to Autonomous Operation”

2014

Michael Kochte:

“Boolean Reasoning for Digital Circuits in Presence of Unknown Values”

2014

Alejandro Cook:

“In-Field Structural Methods for End-to-End Automotive Digital Diagnosis”

2014

Nadereh Hatami:

“Multi-level Analysis of Non-Functional Properties”

2014

Christian Zöllin:

“Test Planning for Low-Power Built-In Self-Test”

2014

Rafal Baranowski:

“Reconfigurable scan networks : formal verification, access optimization,
and protection”

2012

Stefan Holst:

“Efficient Location–Based Logic Diagnosis of Digital Circuits”

2011

Melanie Elm:

“Embedded Hardware Structures for Efficient Volume and In-Field Diagnosis
of Random Logic Circuits”

2010

Abdul-Wahid Hakmi:

“Efficient Programmable Deterministic Self-Test”

2009

Jun Zhou:

“Software-Based Self-Test under Memory, Time, and Power Constraints”

2006

Valentin Gherman:

“Scalable Deterministic Logic Built-In Self-Test”

2003

Huaguo Liang:

“A New Technique for Deterministic Scan-Based Built-In Self-Test (BIST)“

2002

Rainer Dorsch:

“Testverfahren für digitale eingebettete Ein-Chip-Systeme“

1996

Olaf Stern:

“Effiziente Erfassung von realistischen Fehlern in hochintegrierten Schaltungen“

 

Tagungsleitung (Auszug)

  • IEEE European Test Symposium (ETS)
    2008 - 2014 Vorsitzender des Steering Committee
    seit 2015 Mitglied des Steering Committee
    Program Chair: 1996 Montpellier (FRA), 1997 Cagliari (ITA), 2001 Stockholm (SWE)
    General Chair: 1999 Konstanz (GER)
    Vice General Chair: 1998 Sitges (ESP)
    Vice Program Chair: 2006 Southampton (GBR), 2007 Freiburg (GER)
    Member of the organization committee: 1996 - 2009
  • IEEE International Test Conference in Asia (ITC-Asia)
    2017 Taipei City (TW)
  • IEEE VLSI Test Symposium (VTS)
    Vice Program Chair: 1997, 2000, 2001
    Vice General Chair: 2002 - 2008
    Member of the organizing committee: 1995 - 2008
  • IEEE International Conference on Computer Design (ICCD)
    Topic Chair: 2011 (MA, USA), 2012 (CDN)
  • GI/ITG/GMM-Workshop: "Test und Zuverlässigkeit" (TuZ)
    General Chair: 1998 Herrenberg (GER)
    Member of the organization committee: 1989 - 2012
    Scientific Chair: 2015
  • International Conference on Computer-Aided Design (ICCAD)
    Topic Chair: 2005, 2006, 2007 San Jose (CA, USA)
  • GI/ITG/GMM-Fachtagung: "Zuverlässigkeit und Entwurf" (ZuE)
    Program Chair: 2007 München (GER), 2008 Ingolstadt (GER), 2009 Stuttgart (GER), 2010 Wildbad Kreuth (GER), 2011 Hamburg-Harburg (GER)
  • Design, Automation and Test Europe (DATE)
    Topic Chair: 2003 München (GER), 2004 Paris (FRA), 2005 München (GER), 2008 München (GER), 2013 (FRA
  • Asian Test Symposium (ATS)
    Honorary Chair: 2018 Hefei, Anhui (CHN)

Programmkomitees (Auszug)

  • Asia and South Pacific Design Automation Conference (ASP-DAC)
    1998, 2000 Yokohama (JPN)
  • Asian Test Symposium (ATS)
    1994 Nara (JPN), 2001 Kyoto (JPN), 2002 Hagåtña (Guam/USA), 2005 Kalkutta (IND), 2007 Beijing (CHN), 2012 Niigata (JPN), 2013 Yilan (RC), 2014 Hangzhou (CHN), 2015 Mumbai (IND), 2016 Hiroshima (JPN), 2017 Taipei (RC), 2022 Taichung (RC)
  • Design and Diagnostic of Electronic Circuits and Systems Workshop (DDECS)
    1998 (POL), 2000 (SVK), 2001 (HUN), 2002 (CZE), 2003 (POL), 2004 (SVK), 2005 (HUN), 2006 (CZE), 2007 (POL), 2009 (CZ), 2010 (AUT), 2011 (GER), 2012 (EST), 2013 (CZ), 2014 (PL), 2015 (SRB), 2016 (SK), 2017 (GER), 2018 (HU), 2019 (RO)
  • Design & Test in Europe (DATE)
    1998 Paris (FRA), 1999 München (GER), 2000 Paris (FRA), 2001 München (GER), 2002 Paris (FRA), 2003 München (GER), 2004 Paris (FRA), 2005 München (GER), 2006 München (GER), 2007 Nizza (FRA), 2012 (GER), 2014 (GER), 2015 (FRA), 2016 (GER), 2018 (GER)
  • East-West Design & Test Workshop (EWDTW)
    2004 Yalta (UKR), 2005 Odessa (UKR)
  • European Conference on Design Automation / European Test Conference (EDAC/ETC)
    1991, 1992, 1994, 1995, 1996
  • GI/ITG/GMM-Workshop Testmethoden und Zuverlässigkeit von Schaltungen und Systemen
    1989 - 2010
  • IEEE International Conference on Computer Design (ICCD)
    jährlich 1998 – 2003, 2005
  • IEEE International On-Line Testing Symposium (IOLTS)
    jährlich 1995 – 2015
  • IEEE International Test Synthesis Workshop
    jährlich 1994 – 2003
  • IEEE International Test Synthesis Conference (ITC)
    2014, 2022
  • IEEE International Workshop on Electronic Design, Test & Applications (DELTA)
    2006 Kuala Lumpur (MAS), 2008 Hong Kong (CHN), 2010 Ho-Chi-Minh City (VN)
  • IEEE VLSI Design
    1991 New Delhi (IND), 1992 Bangalore (IND), 1993 Bombay (IND), 1994 Kalkutta (IND), 1996 Bangalore (IND), 1998 New Delhi (IND)
  • Latin American Test Workshop (LATW)
    jährlich 2000 – 2004, 2010, 2011, 2012, 2013, 2014
  • Latin American Test Symposium (LATS)
    2015 Puerto Vallarta (MEX), 2016 Foz do Iguaçu (BRA)
  • Symposium on Integrated Circuits and System Design (SBCCI)
    2010 Sao Paulo (BRA), 2011, 2012
  • Symposium on Fault-Tolerant Computing (FTCS)
    1990 Newcastle (GBR), 1991 Montreal (CAN), 1992 Boston, 1993 Toulouse (FRA), 1996 Sendai (JPN).
  • 4th Workshop on Dependable and Secure Nanocomputing, WDSN
    2010 Chicago (USA)

Eingeladene Vorträge (Auszug)

  • Keynote bei Workshop on RTL and High Level Testing (WRTLT) 2018, “Security and Privacy Aspects of Reconfigurable Scan Networks”, Hefei, Anhui, China, October 2018
  • Keynote bei: IEEE Asian Test Symposium (ATS), “The Revival of BIST: From Self-Test to Self-Healing”, Taipeh, Taiwan, November 2017
  • Keynote bei: IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems (DDECS), “50 years of self-test: From random patterns to in-field automotive testing and health monitoring”, Dresden, Germany, April 2017
  • Eingeladener Vortrag: International Symposium on Dependable Integrated Systems (DISC): “Options and Organization of Faster-than-at-Speed-Test”, Fukuoka, Japan, November 2016
  • Besondere Plenarsitzung zu Ehren von Prof. Edward J. McCluskey: IEEE Asian Test Symposium (ATS): “Tribute to Prof. Edward J. McCluskey: Learning how to teach”, Hiroshima, Japan, November 2016
  • Keynote bei: IEEE East-West Design & Test Symposium(EWDTS), "Multi-Level High-Throughput Simulation for Design & Test Validation", Yerevan, Armenia, Oktober 2016
  • Eingeladener Vortrag: "R3S: Reliable Runtime Reconfigurable Systems", National Sun-Yat-sen University, Kaohsiung, Taiwan, September 2015
  • Eingeladener Vortrag: "Combining Structural and Functional Test Approaches Across System Levels", National Cheng Kung University, Tainan, Taiwan, September 2015
  • Eingeladener Vortrag: "R3S: Reliable Runtime Reconfigurable Systems", Kyushu Institute of Technology, Fukuoka, Japan, September 2015
  • Keynote bei: IEEE International On-Line Testing Symposium (IOLTS), „Fault Tolerance meets Diagnosis”, Elia, Halkidiki, Greece, 2015
  • Keynote bei: IEEE European Test Symposium (ETS), „Testing Visions”, Cluj-Napoca, Romania, 2015
  • Eingeladener Vortrag: IEEE International On-Line Testing Symposium (IOLTS), "Efficacy And Efficiency of Algorithm Based Fault Tolerance on GPUs", Chania, Crete, Greece, 2013
  • Eingeladener Vortrag: IEEE / IFIP International Conference on Dependable Systems and Networks Systems (DSN), (Workshop on Dependable and Secure Nanocomputing), “Massive Statistical Process Variations: A Grand Challenge for Testing Nanoelectronic Circuits: Statistical Test Methods”, Chicago, USA, 2010
  • Eingeladener Vortrag: IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems (DFTS), “Software -Based Hardware Fault Tolerance for Many-Core Architectures”, Chicago, USA, 2009
  • Eingeladener Vortrag: Forum on specification & Design Languages (FDL), ECSI Conference, “Model-Based Hardware-Testing”, Valbonne, France, 2009
  • Eingeladener Vortrag: IEEE / TTTC Latin American Test Workshop (LATW), “Embedded Diagnosis - a Key to Reliable Systems”, Buzios, Brasil, 2009
  • Eingeladener Vortrag: IEEE International Test Conference (ITC), "Testing the Infrastructure", Santa Clara, USA, 2008
  • Eingeladener Vortrag: Colloque Groupement de Recherche (CNRS), (GDR-SoC-SiP Workshop), “Challenges in Test and Diagnosis or: Complexity is more than Size”, 2008
  • Eingeladener Vortrag: MIDEM Society, International Conference on Microelectronics, Devices and Materials (MIDEM),“Debug and diagnosis mastering the life cycle of nano scale systems on chip”, , Bled, Slovenia, 2007
  • Eingeladener Vortrag: IEEE East-West Design & Test Symposium (EWDTS), "Challenges in the Diagnosis of Nanoelectronic Systems", Yerevan, Armenia, 2007
  • Eingeladener Vortrag: IEEE International Workshop on Electronic Design, Test & Applications (DELTA), “Some Common Aspects of Design Validation,Debug and Diagnosis” Kuala Lumpur, Malaysia, 2006
  • Eingeladener Vortrag: IEEE European Test Symposium (ETS), “From Embedded Test to Embedded Diagnosis”, Tallinn, Estonia, 2005
  • Eingeladener Vortrag: IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems, (DDECS), “From BIST to BISD”, Stará Lesná, Slovakia, 2004
  • Eingeladener Vortrag: IEEE European Test Symposium (ETS), “Trends in BIST and Diagnosis”, Ajaccio, Corsica, France, 2004

Aktivitäten in wissenschaftlichen Gremien

  • Sprecher der Fachgruppe Testmethoden und Zuverlässigkeit von Schaltungen und Systemen der Informationstechnischen Gesellschaft und der Gesellschaft für Informatik (GI, GMM, ITG) (2008 - 2012)
  • Mitglied im Leitungsgremium des Fachausschusses Rechnergestützter Schaltungs- und Systementwurf (GI, GMM, ITG) (Informationstechnische Gesellschaft im VDE)
  • Mitherausgeber der Zeitschrift “Journal of Electronic Testing: Theory and Application” (JETTA), Springer
  • Mitherausgeber der Zeitschrift ACM Transactions on Design Automation of Electronic Systems (TODAES), ACM (Association of Computing Machinery)(bis 2009)
  • Mitherausgeber der Zeitschrift “Journal of Low Power Electronics” (JOLPE)
  • Mitherausgeber der Zeitschrift ACM Transactions on Embedded Computing Systems (TECS), ACM (Association of Computing Machinery)(bis 2011)

 

RA - Projekte

Laufende Projekte

seit 09.2020

DFG-Projekt ACCROSS: „Approximate Computing aCROss the System Stack“
(Wu 245/22-1)

seit 02.2017

DFG-Projekt FAST: Zuverlässigkeitsbewertung durch „Faster-than-at-Speed Test“
(Wu 245/19-1)

seit 08.2014

DFG Projekt ACCESS: „Robuster ACCESS: Verifikation, Test und Diagnose konfigurierbarer Scan-Netzwerke“ (WU 245/17-1, WU 245/17-2)

Abgeschlossene Projekte

02.2016 - 05.2019

Projekt SHIVA: „Sichere Hardware in der Informationsverarbeitung“, gefördert durch Baden-Württemberg Stiftung

10.2014 - 12.2018

DFG Projekt PARSIVAL: „Parallel High-Throughput Simulations for Efficient Nanoelectronic Design and Test Validation“ (WU 245/16-1)

01.2015 - 12.2016

PPP Japan, DAAD-JSPS Joint Research Program: „Hochbeschleunigte Simulation für akkuraten Verzögerungsfehlertest“, Kooperation mit dem Kyushu Institute of Technology, Fukuoka, Japan

07.2012 - 06.2015

DFG Projekt RM-BIST: „Reliability Monitoring and Managing Built-In-Self Test“ (WU 245/13-1)

08.2011 - 12.2015

DFG Projekt ROCK: „Robuste Network-On-Chip Kommunikation durch hierarchische Online-Diagnose und –Rekonfiguration“ (WU 245/12-1)

03.2011 - 12.2014

DFG Projekt: OASIS: „Online-Ausfallvorhersage mikroelektronischer Schaltungen mittels Alterungssignaturen“ (WU 245/11-1)

10.2010 - 06.2017

DFG Projekt: OTERA: “Online Test Strategies for Reliable Reconfigurable Architectures” (WU 245/10-1)

10.2010 - 09.2013

DFG Projekt: INTESYS: “Model-Based Test Generation for the Efficient Test of Hardware/Software Systems” (WU 245/9-1)

07.2010 - 07.2013

BMBF Projekt: DIANA: “End-to-End Diagnostic Capabilities for Automotive Electronics Systems”

06.2009 - 05.2013

“Diagnose von Halbleiterfehlern” mit AUDI AG, Germany

06.2008 - 10.2017

Principal Investigator im Exzellenzcluster Simulation Technology (SRC SimTech): Mapping Simulation Algorithms to NoC MPSoC Computers

01.2006 - 06.2013

DFG Projekt: "RealTest - Test and Reliability of Nanoelectronic System" (WU 245/5-1, WU245/5-2)

01.2007 - 12.2009

DAAD/Vigoni: Combining Fault Tolerance and Offline Test Strategies for Nanoscaled Electronics. Kooperation mit der Universität Turin

10.2005 - 12.2009

CAS Projekt: On-Demand Power Reduction during Chip Test. In Kooperation mit IBM Deutschland Entwicklung GmbH

05.2006 - 04.2009

BMBF Projekt: Neue Methoden für den massiv-parallel Test im Hochvolumen, Yield Learning und beste Testqualität (Maya). In Kooperation mit NXP und Infineon Technologies

06.2006 - 05.2009

DFG Projekt: DIADEM - Eingebettete Diagnose- und Debugmethoden für VLSI Systeme in Nanometer-Technologie (WU 245/4-1)

09.2002 - 12.2009

DFG Forschergruppe: Zuverlässigkeit mechatronischer Systeme (WU 245/3-1, 3-2, 3-3)

03.2002 - 02.2005

BMBF Projekt in Kooperation mit den Firmen ATMEL, Infineon und Philips: Applikationsspezifische Testmethodik für hochkomplexe Systeme der Kommunikations- und Kraftfahrzeugtechnik (AZTEKE)

09.2000 - 09.2003

Projekt mit Philips Eindhoven, Niederlande: Deterministic BIST

12.2002 - 03.2003

Projekt mit Jiri Gaisler Research, Schweden: Memory Management Unit for Leon SoC, Linux Port

09.2001 - 07.2004

ESPRIT Projekt mit den Universitäten Montpellier, UPC Barcelona, Turin und Ljubljana: EuNICE: European Network for Initial and Continuing Education in VLSI/SOC Testing using remote ATE facilities

03.2003 - 10.2005

Leitung des DFG Projekts: Power Conscious Online Test (Wu 245/2-2) im Rahmen des DFG-Schwerpunktprogramms Grundlagen und Verfahren verlustarmer Informationsverarbeitung (VIVA)

01.2000 - 12.2002

Vigoni-Programm (DAAD): ASTRO – Advanced Functional Built-InSelf-Test Architectures for Systems-on-a-Chip mit Prof. Paolo Prinetto (Turin)

05.1999 - 12.2002

DFG Projekt: Leistungs- und Energiebeschränkung im Selbsttest (Wu 245/2-1) im Rahmen des DFG-Schwerpunktprogramms Grundlagen und Verfahren verlustarmer Informationsverarbeitung (VIVA)

01.1999 - 03.2003

BMBF Projekt: Functional Built-In Self-Test of Digital Systems. In Kooperation mit Prof. Raimund Ubar (Tallinn) und Prof. Günter Elst (Dresden)

04.1996 - 12.1998

BMBF Projekt (X.023.2): Transparenter Selbsttest von Speicherbausteinen

04.1996 - 12.1998

NATO Projekt: Synthesis of Fault-Tolerant Systems Based on Behavioral Descriptions (SA.5-2-05(CRG.96034)) in Kooperation mit Prof. Alex Orailoglu, UCSD, USA

10.1995 - 03.2002

DFG Projekt: Test und Synthese schneller digitaler Systeme (Wu 245/1-1,2,3,4) an der Universität Siegen, später Universität Stuttgart

07.1992 - 10.1995

ESPRIT Projekt: High-Quality VLSI Systems Testing ARCHIMEDES (ARCHIMEDES BRA 7107) an der Universität Siegen

04.1990 - 11.1991

DFG Projekt: Testfreundliche Funktionsrepräsentationen an der Universität Karlsruhe (mit Prof. Dr. Detlef Schmid)

04.1989 - 11.1991

BMFT Projekt: ARIADNE/Testcluster an der Universität Karlsruhe (mit Prof. Dr. Detlef Schmid)

07.1986 - 06.1989

Leitung des Forschungsprojekts: Kostengünstige Teststrategien für den automatischen Entwurf hochintegrierter Schaltungen. Gefördert vom Bundesministerium für Forschung und Technologie (mit Prof. Dr. Detlef Schmid)
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