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Überblick

Diese Vorlesung behandelt grundlegende Konzepte der Rechnerarchitektur. Neben klassischen Konzepten wie Prozessor Design und Fertigung, Performance Evaluierung und Optimierung und Rechnerarithmetik werden auch neue Themen wie Low-power Design behandelt. Low-power Design ist wichtig für mobile Systeme wie zum Beispiel Notebooks, aber auch für mobile Kommunikationssysteme wie Mobiltelefone, welche in den kommenden Jahren immer mehr an Bedeutung für den Bereich der Mikroprozessoren bekommen werden.

Die Rechenleisung von Computern wird durch Parallelisierung auf allen Ebenen der Architektur erzielt. In diesem Kurs werden auch instruction-level parallelism und Multiprozessor-Systeme diskutiert.

Diese Vorlesung vermittelt Grundlagen die für folgende weiterführende Vorlesungen wichtig sind:

• Design & Test of Systems-on-a-Chip
• Hardware Verification
• Self-Testable Systems
• Fault Tolerant Systems

Kursinformationen

Die Vorlesungen und Übungen finden im Raum 0.108 (Universitätsstr. 38) statt:

• Dienstags, 9:45-11:15 (Vorlesung)
• Donnerstags, 9:45-11:15 (Vorlesung/Übung)

Verantwortliche Personen

Vorlesung: Prof. H.-J. Wunderlich
Übungen, Ansprechpartner: Dipl.-Inf. Stefan Holst, Büro: 3.164, Pfaffenwaldring 47

Termine

Materialien

Das Passwort für das folgende Material wird am ersten Termin bekannt gegeben. Bugreports nehmen wir sehr gerne entgegen und werden ggf. zeitnah korrigierte Foliensätze zur Verfügung stellen.

• Folien: 1. Scope of Computer Architecture (Rev 2)
• Folien: 2. Technology (Rev 2)
  • Kuo, W. and Kim, T.: An overview of manufacturing yield and reliability modeling for semiconductor products Proceedings of the IEEE, 1999, 87, 1329-1344
  • Williams, T. and Brown, N.: Defect Level as a Function of Fault Coverage IEEE Transactions on Computers, 1981, C-30, 987-988
  • J. Vial, A. Bosio, P. Girard, C. Landrault, S. Pravossoudovitch, and A. Virazel: Yield Improvement, Fault-Tolerance to the Rescue? 14th IEEE International On-Line Testing Symposium (IOLTS 2008), 6-9 July 2008, Rhodes, Greece, IEEE Computer Society, 2008, 165-166
  • Folien zur Fertigungstechnik aus den vertiefenden Vorlesungen "Hardware-Verification and Quality-Assessment" (HVQA) und "Algorithmen und Methoden zur Entwurfsautomatisierung in der Nano- und Mikroelektronik" (AMEN). Schwerpunkt der Folien liegt dabei auf Test, Modelle der Ausbeute und Silicon Debug in Verbindung mit der Prototypen-Herstellung und der Produktion. (Nicht prüfungsrelevant!)
  • Aufgabenblatt Besprechung am 28.10.2008
• Folien: 3. Power and Performance (Rev 2)
  • Chapter 14 des Buches S. Hassoun, T. Sasao and R.K. Brayton: Logic Synthesis and Verification, Kluwer Academic Publishers, 2002, gibt eine gute Einfuehrung in die statische Zeitanalyse (Sensibilisierungsbedingungen, Identifizierung falscher Pfade etc.).
  • K. Singh, A. Wang, R. Brayton and A. Sangiovanni-Vincentelli: Timing optimization of combinational logic Computer-Aided Design, 1988. ICCAD-88. Digest of Technical Papers., IEEE International Conference on, 1988, 282-285.
  • McGeer, P.C.; Brayton, R.K.; Sangiovanni-Vincentelli, A.L.; Sahni, S.K.: Performance Enhancement Through the Generalized Bypass Transform Computer-Aided Design, 1991. ICCAD-91. Digest of Technical Papers., 1991 IEEE International Conference on, Vol., Iss., 11-14 Nov 1991, pp 184-187.
  • Keutzer, K.; Malik, S.; Saldanha, A.: Is Redundancy Necessary to Reduce Delay? Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on, Vol.10, Iss.4, Apr 1991, pp 427-435.
  • Berman, C.L.; Hathaway, D.J.; LaPaugh, A.S.; Trevillyan, L.H.: Efficient Techniques for Timing Correction Circuits and Systems, 1990., IEEE International Symposium on, Vol., Iss., 1-3 May 1990, pp 415-419, vol.1.
  • Touati, H.J.; Savoj, H.; Brayton, R.K.: Delay Optimization of Combinational Logic Circuits by Clustering and Partial Collapsing Computer-Aided Design, 1991. ICCAD-91. Digest of Technical Papers., 1991 IEEE International Conference on, Vol., Iss., 11-14 Nov 1991, pp. 188-191.
  • Eugene L. Lawler, Karl N. Levitt, James Turner: Module Clustering to Minimize Delay in Digital Networks IEEE Trans. on Computers, Vol.C-18, Number 1, pp. 47-57, Jan 1969.
  • Gonzalez, R.; Gordon, B.M.; Horowitz, M.A.: Supply and Threshold Voltage Scaling for Low Power CMOS Solid-State Circuits, IEEE Journal of, Vol.32, Iss.8, Aug 1997, pp 1210-1216.
  • Aufgabenblatt 1 Besprechung am 30.10.2008
  • Aufgabenblatt 2 Besprechung am 13.11.2008 und am 18.11.2008
• Folien: 4. Computer Arithmetics (Rev 2)
  • Appendix I des Buches: Hennessy, Patterson: Computer Architecture - A Quantitative Approach 4th ed.
  • Vojin G. Oklobdzija, Earl R. Barnes: Some optimal schemes for ALU implementation in VLSI technology Proc. 7th Symp. Comput. Arithmetic, 1985.
  • Volder, J. E.: The CORDIC Trigonometric Computing Technique IRE Trans. on Electron. Computers, 1959, EC-8, 330-334.
  • Naini, A.; Dhablania, A.; James, W. and Das Sarma, D.: 1 GHz HAL SPARC64R Dual Floating Point Unit with RAS features Computer Arithmetic, 2001. Proceedings. 15th IEEE Symposium on, 2001, 173-183
  • Oh, H.; Mueller et al.: A fully pipelined single-precision floating-point unit in the synergistic processor element of a CELL processor Solid-State Circuits, IEEE Journal of, 2006, 41, 759-771
  • Aufgabenblatt 1 Besprechung am 27.11.2008
  • Aufgabenblatt 2 Besprechung am 16.12.2008
• Folien: 5. Instruction Level Parallelism (Rev 1)
  • Aufgabenblatt 1 Besprechung am 08.01.2009
  • Aufgabenblatt 2 Besprechung am 22.01.2009
• Folien: 6. Single Core Memory (Rev 1)
  • Aufgabenblatt Besprechung am 29.01.2009
• Folien: 7. Parallel Computing (Rev 1)
• Folien: 8. Distributed Memory (Rev 1)
• Kapitel 9 wurde nicht vorgestellt.
• Folien: 10. Fault Tolerance (Rev 1)
• Skript vom WS 2005. Das Skript wird derzeit überarbeitet, Bugreports und Anregungen sind jederzeit willkommen.