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unilogo Universität Stuttgart
Institut für Technische Informatik

Algorithmen und Methoden zur Entwurfsautomatisierung in der Nano- und Mikroelektronik

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Die klassischen Verfahren der Zeitanalyse digitaler Schaltungen beruhen auf WorstCase Abschätzungen der Verzögerungen von Gattern und Leitungen, die als Intervalle angegeben werden und Eingangsparameter für die Analyse kritischer Pfade sind. Für aktuelle und künftige Technologien in 90 nm und darunter ist dieser Ansatz nicht mehr zielführend und ein fundamentaler Paradigmenwechsel ist erforderlich.

Hier bestimmen bereits einige wenige Atome die Funktionalität elementarer Komponenten, deren Parameter wie beispielsweise Schaltgeschwindigkeit und Stromverbrauch daher großen Schwankungen unterliegen. Ursachen hierfür sind nicht nur Fertigungstoleranzen etwa aufgrund der Auflösung in der Lithographie sondern auch physikalisch bedingte Quanteneffekte. Für den erfolgreichen Entwurf von Schaltungen in der Zukunft werden also Werkzeuge benötigt, die diese Effekte sowohl analysieren als auch bei der Synthese berücksichtigen können.

In der Vorlesung werden zunächst allgemeine, moderner Entwurfssoftware zugrundeliegende Algorithmen vorgestellt. Anschließend werden die in den verschiedenen Entwurfsebenen bei der Synthese, Analyse und Test von Schaltungen zu lösenden Probleme behandelt und aufgezeigt, wie sich diese algorithmisch lösen lassen. Auf die neuen Anforderungen der zukünftigen Nanometer-Technologien wird dabei besonderer Wert gelegt. Der Schwerpunkt der Vorlesung liegt dabei immer auf dem Entwurf von Software zum Schaltungsdesign und weniger auf dem Entwurf der Schaltungen selbst. Der Inhalt der Vorlesung wird im Rahmen von Übungen vertieft.

Inhaltsübersicht:

  • Einführung, grundlegende Algorithmen
  • Layout
  • Transistor-Level: Simulation, statistisches Timing, Test
  • Switch-Level: CSAW-Modell, Simulation, Partitionierung, Synthese, Test
  • Gate-Level: Synthese und Optimierung, Analyse, Test
  • RT-Level: High-Level Synthese, Zwischendarstellungen, Resource Scheduling and Allocation, Analyse
  • Architectural-Level: Modellierung, von der Spezifikation zur Verhaltensbeschreibung, Analyse

News

Die Vorlesung findet ab dem 26. April um 14:00 Uhr im Seminarraum des ITI 3.175 statt!
Benutzen Sie die Treppe bei V47.06 und Sie kommen direkt zum ITI (3. Stock).

Vorlesung: Prof. Dr. H.-J. Wunderlich

Übungen

Vorlesungstermine

  • Dienstags, 14:00 - 15:30, Raum ITI-3.175 (Vorlesung)
  • Donnerstags, 14:00 - 15:30, Raum ITI-3.175 (Vorlesung/Übung)

DatumWochentagUhrzeitRaumBemerkung
24.04.2007Dienstag 14:00-15:30V47.05Vorlesung: Einfuehrung
26.04.2007Donnerstag14:00-15:30ITI-3.175Vorlesung: Electrical Level
01.05.2007Dienstag Feiertag
03.05.2007Donnerstag14:00-15:30ITI-3.175Vorlesung: Electrical Level
08.05.2007Dienstag 14:00-15:30ITI-3.175Uebung: Electrical Level
10.05.2007Donnerstag14:00-15:30ITI-3.175Vorlesung: Electrical Level
15.05.2007Dienstag 14:00-15:30ITI-3.175
17.05.2007DonnerstagFeiertag
22.05.2007Dienstag 14:00-15:30ITI-3.175
24.05.2007Donnerstag14:00-15:30ITI-3.175Vorlesung: Switch Level
29.05.2007Dienstag Pfingstferien
31.05.2007DonnerstagPfingstferien
05.06.2007Dienstag 14:00-15:30ITI-3.175Vorlesung: CSAW Modell
07.06.2007DonnerstagFeiertag
12.06.2007Dienstag 14:00-15:30ITI-3.175Uebung: Switch Level
14.06.2007Donnerstag14:00-15:30ITI-3.175Vorlesung: Switch Level, Two-Level Optimization
19.06.2007Dienstag Entfaellt
21.06.2007Donnerstag14:00-15:30ITI-3.175Vorlesung: Switch Level, Two-Level Optimization
26.06.2007Dienstag 11:00-12:30ITI-3.175Vorlesung: Switch Level, Two-Level Optimization
28.06.2007Donnerstag14:00-15:30ITI-3.175Vorlesung: Gate Level, Multi-Level Optimization
03.07.2007Dienstag 14:00-15:30ITI-3.175Vorlesung:
05.07.2007Donnerstag14:00-15:30ITI-3.175Vorlesung:
10.07.2007Dienstag 14:00-15:30ITI-3.175Vorlesung:
12.07.2007Donnerstag14:00-15:30ITI-3.175Vorlesung:
17.07.2007Dienstag 14:00-15:30ITI-3.175Vorlesung:
19.07.2007Donnerstag14:00-15:30ITI-3.175Vorlesung:

Material

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Literatur

  • G. De Micheli: Synthesis and Optimization of Digital Circuits, McGrawHill, New York, NY, USA, 1994.
  • Hachtel, G. D. and Somenzi: Logic Synthesis and Verification Algorithms, Kluwer Academic Publishers, Norwell, MA, USA, 2000.
  • Ban Wong, Anurag Mittal, Yu Cao: Nano-CMOS Circuit and Physical Design, John Wiley & Sons Inc, 2004.
  • Ashish Srivastava, Dennis Sylvester, David Blaauw: Statistical Analysis and Optimization for VLSI: Timing and Power, Springer, 2005.
  • Jens Lienig: Layoutsynthese elektronischer Schaltungen - Grundlegende Algorithmen fuer die Entwurfsautomatisierung, Springer, 2006.
  • William Randolph Simpson; John W Sheppard: System test and diagnosis, Kluwer Academic, 1994.
  • E. Börger: Architecture design and validation methods, Springer, 2000.
  • Anand Raghunathan; Niraj K Jha; Sujit Dey: High-level power analysis and optimization, Kluwer Academic, 1998.
  • Benoit Nadeau-Dostie: Design for at-speed test, diagnosis, and measurement, Kluwer Academic, 2000.

Anmerkungen

Hauptstudium, Studiengänge Informatik (Teil der Vertiefungslinie Rechnerarchitektur) und Softwaretechnik, 3V+1Ü

Formulare für Rechnerzugänge: werden in den Übungen verteilt