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RA - Aktuelle Forschungsprojekte

FAST – Zuverlässigkeitsbewertung durch „Faster-than-at-Speed Test“

Projektseite: FAST – Zuverlässigkeitsbewertung durch „Faster-than-at-Speed Test“

Ein wichtiges Problem in modernen Fertigungstechnologien in der Nanoelektronik sind  Frühausfälle, die immer wieder Rückrufaktionen erfordern und dadurch Kosten in Milliardenhöhe verursachen.  Ein wichtiger Grund hierfür sind sogenannte schwache Schaltungsstrukturen, die zwar bei der Inbetriebnahme funktionieren, aber der späteren Belastung im Betrieb nicht gewachsen sind.  Solche Strukturen können anhand von nichtfunktionalen Indikatoren, insbesondere auch anhand des Zeitverhaltens, identifiziert werden.  Für einen effektiven  und kosteneffizienten Test dieser Indikatoren sollen im FAST Projekt Schaltungen mit einem prüfgerechten Entwurf und Selbsttest ausgestattet werden, die auch bei Frequenzen jenseits der funktionalen Spezifikation arbeiten können, um kleine Abweichungen des nominalen Zeitverhaltens und damit potentielle Frühausfälle zu erkennen.

seit 2.2017, DFG-Projekt: WU 245/19-1   

SHIVA: Sichere Hardware in der Informationsverarbeitung

Projektseite: SHIVA: Sichere Hardware in der Informationsverarbeitung

Das Projekt „SHIVA: Sichere Hardware in der Informationsverarbeitung“, koordiniert von Prof. Dr. Wunderlich (Institut für Technische Informatik), erforscht Entwurfs- und Verifikationsmethoden zur Steigerung der Sicherheit mikroelektronischer Hardware, beispielsweise aus der Automobilelektronik, der Medizintechnik oder auch der Fertigungstechnik. Es soll damit der Ausschluss einer Manipulation des Systems, der Ausschluss der Beobachtung interner Daten, verwendeter Verfahren und Prozesse und der Schutz des geistigen Eigentums an der Hardware garantiert werden.

seit 02.2016,    

HiPS: High-Performance Simulation for High Quality Small Delay Fault Testing

Projektseite: High-Performance Simulation (HiPS) for High Quality Small Delay Fault Testing

Projektpartner:  Department of Creative Informatics - Kyushu Institute of Technology

This project aims to find novel abstraction and algorithm mapping methods to allow highly accurate timing and NFP-aware simulation of multi-million gate circuits on data-parallel architectures such as graphics processing units (GPUs). The expected dramatic speedup compared to the existing state-of-the-art allows fault simulation of millions of faults and thousands of patterns. The increased accuracy of the simulation results allow to optimize test patterns w.r.t. test power and small delay defect coverage in presence of power noise, clock skew or even circuit variations.

01.2015 - 12.2016, DAAD/JSPS PPP Japan Projekt: #57155440  

ACCESS: Verification, Test, and Diagnosis of Advanced Scan Infrastructures

Projektseite: ACCESS: Verification, Test, and Diagnosis of Advanced Scan Infrastructures

VLSI designs incorporate specialized instrumentation for post-silicon validation and debug, volume test and diagnosis, as well as in-field system maintenance. Due to the increasing complexity, however, the embedded infrastructure and flexible access mechanisms such as Reconfigurable Scan Networks (RSNs) themselves become a dependability bottleneck.

While efficient verification, test, and diagnosis techniques exist for combinational and some classes of sequential circuits, Reconfigurable Scan Networks (RSNs) still pose a serious challenge. RSNs are controlled via a serial interface and exhibit deeply sequential behavior (cf. IJTAG, IEEE P1687). Due to complex combinational and sequential dependencies, RSNs are beyond the capabilities of existing algorithms for verification, test, and diagnosis which were developed for classical, non-reconfigurable scan networks. The goal of ACCESS is to establish a methodology for efficient verification, test and diagnosis of RSNs to meet stringent reliability, safety and security goals.

seit 08.2014, DFG-Projekt: WU 245/17-1    

PARSIVAL: Parallel High-Throughput Simulations for Efficient Nanoelectronic Design and Test Validation

Projektseite: PARSIVAL: Parallel High-Throughput Simulations for Efficient Nanoelectronic Design and Test Validation

Design and test validation is one of the most important and complex tasks within modern semi-conductor product development cycles. The design validation process analyzes and assesses a developed design with respect to certain validation targets to ensure its compliance with given specifications and customer requirements. Test validation evaluates the defect coverage obtained by certain test strategies and assesses the quality of the products tested and delivered. The validation targets include both, functional and non-functional properties, as well as the complex interactions and interdependencies between them. The validation means rely mainly on compute-intensive simulations which require more and more highly parallel hardware acceleration.

In this project novel methods for versatile simulation-based VLSI design and test validation on high throughput data-parallel architectures will be developed, which enable a wide range of important state-of-the-art validation tasks for large circuits. In general, due to the nature of the design validation processes and due to the massive amount of data involved, parallelism and throughput-optimization are the keys for making design validation feasible for future industrial-sized designs. The main focus and key features lie in the structure of the simulation model, the abstraction level and the used algorithms, as well as their parallelization on data-parallel architectures. The simulation algorithms should be kept simple to run fast, yet accurate enough to produce acceptable and valuable data for cross-layer validation of complex digital systems.

seit 10.2014, DFG-Projekt: WU 245/16-1    

Simulation on Reconfigurable Heterogeneous Computer Architectures

Projektseite: Simulation on Reconfigurable Heterogeneous Computer Architectures

Since the beginning of the DFG Cluster of Excellence "Simulation Technology" (SimTech) at the University of Stuttgart in 2008, the Institute of Computer Architecture and Computer Engineering (ITI, RA) is an active part of the research within the Stuttgart Research Center for Simulation Technology (SRC SimTech). The institute's research includes the development of fault tolerant simulation algorithms for new, tightly-coupled many-core computer architectures like GPUs, the acceleration of existing simulations on such architectures, as well as the mapping of complex simulation applications to innovative reconfigurable heterogeneous computer architectures

Within the research cluster, Hans-Joachim Wunderlich acts as a principal investigator (PI) and he co-coordinates the research activities of the SimTech Project Network PN2 "High-Performance Simulation across Computer Architectures". This project network is unique in terms of its interdisciplinary nature and its interfaces between the participating researchers and projects. Scientists from computer science, chemistry, physics and chemical engineering work together to develop and provide new solutions for some of the major challenges in simulation technology. The classes of computational problems treated within project network PN2 comprise quantum mechanics, molecular mechanics, electronic structure methods, molecular dynamics, Markov-chain Monte-Carlo simulations and polarizable force fields.

seit 06.2008, SimTech Exzellenz-Cluster    

OTERA: Online Test Strategies for Reliable Reconfigurable Architectures

Projektseite: Online Test Strategies for Reliable Reconfigurable Architectures

Dynamisch rekonfigurierbare Architekturen ermöglichen eine signifikante Beschleunigung verschiedener Anwendungen durch die Anpassung und Optimierung der Struktur des Systems zur Laufzeit. Permanente und transiente Fehler bedrohen die zuverlässigen Betrieb einer solchen Architektur. Dieses Projekt zielt darauf ab, die Zuverlässigkeit von Laufzeit-rekonfigurierbaren Systemen durch eine neuartige System- Level-Strategie für Online-Tests und Online-Anpassung an Fehler zu erhöhen. Dies wird erreicht durch (a) Scheduling, so dass Tests für rekonfigurierbare Ressourcen mit minimaler Auswirkung auf die Leistung ausgeführt werden, (b) Ressourcen-Management, so dass teilweise fehlerhafte Ressourcen für Komponenten verwendet werden, die den fehlerhaften Teil nicht verwenden, und (c) Online-Uberwachung und Error-Checking. Um eine zuverlässige Rekonfiguration zur Laufzeit zu gewährleisten, wird jeder Rekonfigurationsprozess durch eine neuartige und effiziente Kombination von Online-Struktur- und Funktionstests gründlich getestet. Im Vergleich zu bisherigen Fehlertoleranzkonzepten vermeidet dieser Ansatz die hohen Hardwarekosten von struktureller Redundanz. Die eingesparten Ressourcen können zur weiteren Beschleunigung der Anwendungen verwendet werden. Dennoch deckt das vorgeschlagene Verfahren Fehler in den rekonfigurierbaren Ressourcen, der Anwendungslogik und Fehler im Rekonfigurationsprozess ab.

seit 10.2010, DFG-Projekt: WU 245/10-1, 10-2, 10-3   

ROBUST: Robust Electronic System Design

Projektseite: ROBUST

ROBUST erforscht neue Methoden und Verfahren für die Entwicklung von robusten elektronischen Nano-Technologie-Systemen. Im Zuge dieses Projekts werden quantitative Messgrößen für Robustheit abstrahiert und definiert, welche zur Steuerung und Bewertung der statischen und dynamischen Optimierung von Robustheit solcher Systeme zum Einsatz kommen. Als Ergebnis liefert ROBUST Methoden sowie Prototyp-Anwendungen, die eine frühzeitige Einbeziehung der Robustheit von Systemen bei Top-Down Design-Abläufen ermöglichen. Der Schwerpunkt der Arbeit der Universität Stuttgart in ROBUST liegt in der Bewertung von Robustheit auf der Systemebene mittels Fehlerinjektion auf der Basis von SystemC.

NATSIM: Native und adaptive Transaktionsebenen-Simulation eingebetteter Systeme

Ziel des Projekts NATSIM ist die Entwicklung und Untersuchung innovativer Modellierungs- und Simulationsverfahren für eingebettete Hardware-Software-Systeme. Dabei wird eine formal fundierte Modellierung des Datenaustauschs zwischen Systemkomponenten angestrebt, die innerhalb eines Modells einen wohldefinierten Übergang zwischen unterschiedlichen Abstraktionsschichten und damit eine gezielte Abwägung zwischen Simulationsgenauigkeit und -performanz ermöglicht. Während auf dem Gebiet etablierte Simulationsverfahren von einer statischen Natur des zu simulierenden Systems ausgehen, beinhaltet die angestrebte Modellierung die Berücksichtigung dynamischer Aspekte und trägt damit dem Trend zu Laufzeitrekonfiguration und Selbstadaption Rechnung. Die zu untersuchenden Simulationsverfahren ziehen die dynamisch veränderliche Systemstruktur sowie die Parallelität von Multicore-Rechnern und Rechnerclustern zur Optimierung der Simulationsperformanz heran.