Projektseite: Reliability Monitoring and Managing Built-In Self Test

Das Hauptziel des RM-BIST Projekts ist es, die Test-Infrastruktur (Design for Test, DFT), die primär für den Produktionstest verwendet wird, zur Zuverlässigkeitsinfrastruktur (Design for Reliability, DFR) zu erweitern. Existierende Infrastruktur für den eingebetteten Selbsttest (Built-In Self-Test, BIST) wird durch geeignete Anpassungen während der Lebenszeit eines VLSI Systems wiederverwendet, um eine Systemüberwachung, die Identifikation kritischer Systemzustände und eine Vorhersage der Zuverlässigkeit zu ermöglichen. Zusätzlich wird die modifizierte Infrastruktur genutzt, um die Zuverlässigkeit gezielt zu steigern. Der zu entwickelnde Ansatz soll Fehler identifizieren und überwachen, welche die Systemzuverlässigkeit in verschiedenen Zeitskalen beeinflussen. Durch Prognostizierung sollen diese Fehler gleichzeitig abgemildert werden. Es werden unterschiedliche zuverlässigkeitsreduzierende Effekte behandelt, wie strahlungsinduzierte Soft Errors, intermittierende Fehler aufgrund von Prozess- und Laufzeitvariationen, Alterung von Transistoren und Elektromigration. Es ist das Ziel, eine Laufzeitunterstützung für die Überwachung und Steigerung der Zuverlässigkeit mittels Modifikation und Wiederverwendung existierender Infrastruktur für den eingebetteten Selbsttest unter minimalen Kosten bereitzustellen.

Projektseite: Robuste On-Chip-Kommunikation durch hierarchische Online-Diagnose und -Rekonfiguration

Ziel des Projekts ROCK ist es, robuste Architekturen und zugehörige Entwurfsverfahren für Networks-on-Chip (NoC) zu untersuchen und prototypisch zu entwickeln, um der mit steigender Integrationsdichte zunehmenden Störanfälligkeit der On-Chip-Kommunikationsinfrastruktur gegenüber Umgebungsstrahlung, Übersprechen, Fertigungsvariabilitäten und Alterungseinflüssen zu begegnen. Dazu wird ein Ansatz verfolgt, der im Betrieb (online) Fehlerdiagnose und zielgerichtete Rekonfiguration zur Fehlerbehebung in hierarchischer Weise über die Netzwerkschichten durchführt und dabei schichtenübergreifend eine optimale Kombination von Maßnahmen auswählt. Die Optimalität umfasst die energieminimale Einhaltung von Zusicherungen bezüglich der Performability des Netzwerks, welche unter Einbeziehung der Kommunikationsperformanz und der Fehlerstatistik für das Forschungsgebiet der NoCs neu zu definieren ist. Weitere Anforderungen bestehen in der fehlertoleranten Auslegung der Diagnose- und Rekonfigurationssteuerung sowie in ihrer Transparenz für die über das NoC kommunizierenden Anwendungsprozesse. Die NoC-Architekturen und -Verfahren sind bezüglich Optimalität und Randbedingungen auch im Fehlerfall zu bewerten. Diese Bewertung beruht auf zu schaffenden funktionalen Fehlermodellen, welche mit Netzwerkmodellen zu einer NoC-Fehlersimulation integriert werden.

Projektseite: Online-Ausfallvorhersage mikroelektronischer Schaltungen mittels Alterungssignaturen

Mikroelektronische Schaltungen sind, wie auch mechanische Komponenten, lebenszeitbegrenzenden Alterungsprozessen ausgesetzt. Um Ausfälle aufgrund der Alterung vorherzusagen, werden Verfahren entwickelt und untersucht, die online (während des Betriebs) die Leistungsfähigkeit und die noch zu erwartende Lebensdauer bestimmen. Mittels Monitoring werden Betriebsbedingungen und Alterungsindikatoren in einer Infrastruktur analysiert, so dass durch Früherkennung einem Ausfall durch systemtechnische Maßnahmen vorgebeugt werden kann. Neue Wartungskonzepte ermöglichen eine erhebliche Vereinfachung von strukturellen Fehlertoleranzmaßnahmen (z.B. Redundanzkonzepten) selbst in sicherheitskritischen Anwendungen, da gezielte Maßnahmen vor Eintritt altersbedingter Fehlfunktionen ergriffen werden können. Die effektive Lebensdauer eines mikroelektronischen Produkts kann mit Hilfe eines derartigen Online-Monitorings auf ein Vielfaches erhöht werden.

Projektseite: Modellbasierte Testdatenerzeugung zur effizienten Prüfung integrierter Hardware-/Softwaresysteme

Funktionen in eingebetteten Systemen werden heutzutage immer häufiger durch integrierte Hard- ware-/Softwaresysteme realisiert, insbesondere ist dies auch bei Prozessautomatisierungssystemen zu beobachten. Merkmal dieser Hardware-/Softwaresysteme ist die enge Kopplung mit technischen Prozessen, wie etwa in den Steuerungen und Regelungen eines Kraftfahrzeugs, die eine zeitabhängige und diskret-kontinuierliche Dynamik aufweisen. Die Prüfung der korrekten Funktionalität des Entwurfs als auch des gefertigten Systems macht aufgrund der hohen Komplexität einen hohen Anteil der Gesamtkosten aus. Es wird daher ein effizientes Vorgehen zur gemeinsamen Prüfung von Hardware und Software dieser eingebetteten Systeme benötigt, das die einzelnen Aspekte Validierung, Debug, Diagnose und Test in sich vereint. Dies beinhaltet die automatisierte Ermittlung von Testdaten, welche Fehler zügig aufdecken und gleichzeitig eine hohe Produktqualität sicherstellen.
Modellbasierte und modellgetriebene Entwicklungs- und Testverfahren gewinnen sowohl in der Forschung als auch in der industriellen Praxis an Bedeutung, da sie die schrittweise Entwicklung von den Anforderungen bis hin zur Implementierung systematisieren. Durch Nutzung von Modellen, welche die Funktionen integrierter Hardware-/Softwaresysteme beschreiben, wird eine höhere Effizienz der Prüfung angestrebt. Wesentliche Ziele des Forschungsvorhabens sind die Testdaten- generierung für Funktion und Struktur aus einem Systemmodell eingebetteter Hardware-/Software- systeme sowie die automatische Auswertung und Fehlerdiagnose. Dies stellt eine Herausforderung dar, welche bis heute nicht zufrieden stellend gelöst werden konnte.

Projektseite: Online Test Strategies for Reliable Reconfigurable Architectures

Dynamisch rekonfigurierbare Architekturen ermöglichen eine signifikante Beschleunigung verschiedener Anwendungen durch die Anpassung und Optimierung der Struktur des Systems zur Laufzeit. Permanente und transiente Fehler bedrohen die zuverlässigen Betrieb einer solchen Architektur. Dieses Projekt zielt darauf ab, die Zuverlässigkeit von Laufzeit-rekonfigurierbaren Systemen durch eine neuartige System- Level-Strategie für Online-Tests und Online-Anpassung an Fehler zu erhöhen. Dies wird erreicht durch (a) Scheduling, so dass Tests für rekonfigurierbare Ressourcen mit minimaler Auswirkung auf die Leistung ausgeführt werden, (b) Ressourcen-Management, so dass teilweise fehlerhafte Ressourcen für Komponenten verwendet werden, die den fehlerhaften Teil nicht verwenden, und (c) Online-Uberwachung und Error-Checking. Um eine zuverlässige Rekonfiguration zur Laufzeit zu gewährleisten, wird jeder Rekonfigurationsprozess durch eine neuartige und effiziente Kombination von Online-Struktur- und Funktionstests gründlich getestet. Im Vergleich zu bisherigen Fehlertoleranzkonzepten vermeidet dieser Ansatz die hohen Hardwarekosten von struktureller Redundanz. Die eingesparten Ressourcen können zur weiteren Beschleunigung der Anwendungen verwendet werden. Dennoch deckt das vorgeschlagene Verfahren Fehler in den rekonfigurierbaren Ressourcen, der Anwendungslogik und Fehler im Rekonfigurationsprozess ab.

Projektseite: BMBF Projekt: Durchgängige Diagnosefähigkeit für Elektroniksysteme im Automobil

Gemeinsam werden AUDI AG, Continental AG, Infineon Technologies AG und ZMD AG erforschen, wie sich die Analyse- und Diagnosefähigkeiten von elektronischen Steuergeräten im Fahrzeug verbessern lassen. Unter der Leitung von Infineon arbeiten die vier Partner bis 2013 daran, wie eine gezielte Fehlererkennung und damit schnellere Fehlerbehebung beim Automobilhersteller bzw. in der Werkstatt möglich sind. DIANA steht für "Durchgängige Diagnosefähigkeit in Halbleiterbauelementen und übergeordneten Systemen zur Analyse von permanenten und sporadischen Fehlern im Gesamtsystem Automobil". Die Projektpartner werden dabei von zahlreichen Forschungseinrichtungen und Universitäten unterstützt: dem Fraunhofer-Institut für Integrierte Schaltungen Dresden, der Universität der Bundeswehr München und den Universitäten Cottbus, Erlangen-Nürnberg und Stuttgart.

Projektseite: Exzellenz-Cluster "Simulation-Technology": Mapping Simulation Algorithms to NoC MPSoC Computers

Die Miniaturisierung in nanoelektronischen Schaltungen führt derzeit zu einem Paradigmenwechsel der Architekturen für Höchstleistungsrechner. Begrenzte Verlustleistung erfordert das Einchip-Architekturen zukünftige Geschwindigkeitszuwächse durch erhöhte Parallelität anstelle von erhöhter Frequenz erreichen. Ziel dieses Projekts ist eine Methodik um rechenintensive Teile von Simulationsalgorithmen auf rekonfigurierbare Network-on-Chip Multi-Prozessor System on a Chip (NoC MPSoCs) abzubilden.

Projektseite: Test und Zuverlässigkeit nanoelektronischer Systeme

Zukünftige nanoelektronische Schaltungen zeigen eine hohe Empfindlichkeit gegenüber sog. Soft Errors, die hier nicht nur die Speicherfelder betrifft, sondern insbesondere auch Speicherelemente in freier Logik (z.B. Flip-Flops). Eines der Ziele von Realtest ist die Entwicklung von robusten Registern für freie Logik die eine bessere Flächeneffizienz besitzen als existierende Ansätze.

Innovations in the automotive industry are driven by the advances in electronics and the widespread use of electronic control units. The goal of this project is to make semiconductor test and diagnosis mechanisms available at the system level, so that system failures caused by semiconductor defects can be analyzed without delay.

Project Partner: Audi AG

Projektseite: DFX

DFX is a logic synthesis tool and gate level simulator for circuit descriptions in VHDL and other hardware description languages. Besides that, DFX contains modern fault simulators and automatic test pattern generators for computer aided testing of integrated circuits.

Projektseite: SIMTECH

Konfigurierbare Network-on-Chip Multiprozessor-Systems-on-a-Chip (NoC-MPSoCs) Architekturen werden zunehmend für Simulationsanwendungen interessant. In diesem Projekt sollen die Interaktionen zwischen Simulationssoftware und einer zugrundeliegenden NoC-MPSoC-Hardware untersucht werden, so dass eine Schnittstelle zur Konfigurierung der Hardwareressourcen auf dem Chip und ein Meta-Modell für eine Vielzahl konfigurierbarer NoC-MPSoCs entwickelt werden kann. Dieses Modell soll die Simulation der Hardware ermöglichen, das Auftreten sowie Behandeln von Fehlern berücksichtigen und somit einen virtuellen Prototyp der Hardware darstellen, mit dessen Hilfe die Performance künftiger NoC-MPSoC-Architekturen bei vorgegebener Simulationsanwendung bereits frühzeitig vor dem Verfügbarwerden der Hardware abgeschätzt werden kann. Auf diese Weise soll der Hardware / Software-Systementwurf für Simulationsanwendungen vereinfacht sowie die Abschätzung des Einflusses zukünftiger Hardware-Architekturen auf die resultierende Simulationsperformance ermöglicht werden.

Projektseite: ROBUST

ROBUST erforscht neue Methoden und Verfahren für die Entwicklung von robusten elektronischen Nano-Technologie-Systemen. Im Zuge dieses Projekts werden quantitative Messgrößen für Robustheit abstrahiert und definiert, welche zur Steuerung und Bewertung der statischen und dynamischen Optimierung von Robustheit solcher Systeme zum Einsatz kommen. Als Ergebnis liefert ROBUST Methoden sowie Prototyp-Anwendungen, die eine frühzeitige Einbeziehung der Robustheit von Systemen bei Top-Down Design-Abläufen ermöglichen. Der Schwerpunkt der Arbeit der Universität Stuttgart in ROBUST liegt in der Bewertung von Robustheit auf der Systemebene mittels Fehlerinjektion auf der Basis von SystemC.

Ziel des Projekts NATSIM ist die Entwicklung und Untersuchung innovativer Modellierungs- und Simulationsverfahren für eingebettete Hardware-Software-Systeme. Dabei wird eine formal fundierte Modellierung des Datenaustauschs zwischen Systemkomponenten angestrebt, die innerhalb eines Modells einen wohldefinierten Übergang zwischen unterschiedlichen Abstraktionsschichten und damit eine gezielte Abwägung zwischen Simulationsgenauigkeit und -performanz ermöglicht. Während auf dem Gebiet etablierte Simulationsverfahren von einer statischen Natur des zu simulierenden Systems ausgehen, beinhaltet die angestrebte Modellierung die Berücksichtigung dynamischer Aspekte und trägt damit dem Trend zu Laufzeitrekonfiguration und Selbstadaption Rechnung. Die zu untersuchenden Simulationsverfahren ziehen die dynamisch veränderliche Systemstruktur sowie die Parallelität von Multicore-Rechnern und Rechnerclustern zur Optimierung der Simulationsperformanz heran.