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RA - Aktuelle Forschungsprojekte

FAST – Zuverlässigkeitsbewertung durch „Faster-than-at-Speed Test“

Projektseite: FAST – Zuverlässigkeitsbewertung durch „Faster-than-at-Speed Test“

Ein wichtiges Problem in modernen Fertigungstechnologien in der Nanoelektronik sind  Frühausfälle, die immer wieder Rückrufaktionen erfordern und dadurch Kosten in Milliardenhöhe verursachen.  Ein wichtiger Grund hierfür sind sogenannte schwache Schaltungsstrukturen, die zwar bei der Inbetriebnahme funktionieren, aber der späteren Belastung im Betrieb nicht gewachsen sind.  Solche Strukturen können anhand von nichtfunktionalen Indikatoren, insbesondere auch anhand des Zeitverhaltens, identifiziert werden.  Für einen effektiven  und kosteneffizienten Test dieser Indikatoren sollen im FAST Projekt Schaltungen mit einem prüfgerechten Entwurf und Selbsttest ausgestattet werden, die auch bei Frequenzen jenseits der funktionalen Spezifikation arbeiten können, um kleine Abweichungen des nominalen Zeitverhaltens und damit potentielle Frühausfälle zu erkennen.

seit 2.2017, DFG-Projekt: WU 245/19-1   

SHIVA: Sichere Hardware in der Informationsverarbeitung

Projektseite: SHIVA: Sichere Hardware in der Informationsverarbeitung

Das Projekt „SHIVA: Sichere Hardware in der Informationsverarbeitung“, koordiniert von Prof. Dr. Wunderlich (Institut für Technische Informatik), erforscht Entwurfs- und Verifikationsmethoden zur Steigerung der Sicherheit mikroelektronischer Hardware, beispielsweise aus der Automobilelektronik, der Medizintechnik oder auch der Fertigungstechnik. Es soll damit der Ausschluss einer Manipulation des Systems, der Ausschluss der Beobachtung interner Daten, verwendeter Verfahren und Prozesse und der Schutz des geistigen Eigentums an der Hardware garantiert werden.

seit 02.2016,    

ACCESS: Verification, Test, and Diagnosis of Advanced Scan Infrastructures

Projektseite: ACCESS: Verification, Test, and Diagnosis of Advanced Scan Infrastructures

VLSI designs incorporate specialized instrumentation for post-silicon validation and debug, volume test and diagnosis, as well as in-field system maintenance. Due to the increasing complexity, however, the embedded infrastructure and flexible access mechanisms such as Reconfigurable Scan Networks (RSNs) themselves become a dependability bottleneck.

While efficient verification, test, and diagnosis techniques exist for combinational and some classes of sequential circuits, Reconfigurable Scan Networks (RSNs) still pose a serious challenge. RSNs are controlled via a serial interface and exhibit deeply sequential behavior (cf. IJTAG, IEEE P1687). Due to complex combinational and sequential dependencies, RSNs are beyond the capabilities of existing algorithms for verification, test, and diagnosis which were developed for classical, non-reconfigurable scan networks. The goal of ACCESS is to establish a methodology for efficient verification, test and diagnosis of RSNs to meet stringent reliability, safety and security goals.

seit 08.2014, DFG-Projekt: WU 245/17-1    

PARSIVAL: Parallel High-Throughput Simulations for Efficient Nanoelectronic Design and Test Validation

Projektseite: PARSIVAL: Parallel High-Throughput Simulations for Efficient Nanoelectronic Design and Test Validation

Design and test validation is one of the most important and complex tasks within modern semi-conductor product development cycles. The design validation process analyzes and assesses a developed design with respect to certain validation targets to ensure its compliance with given specifications and customer requirements. Test validation evaluates the defect coverage obtained by certain test strategies and assesses the quality of the products tested and delivered. The validation targets include both, functional and non-functional properties, as well as the complex interactions and interdependencies between them. The validation means rely mainly on compute-intensive simulations which require more and more highly parallel hardware acceleration.

In this project novel methods for versatile simulation-based VLSI design and test validation on high throughput data-parallel architectures will be developed, which enable a wide range of important state-of-the-art validation tasks for large circuits. In general, due to the nature of the design validation processes and due to the massive amount of data involved, parallelism and throughput-optimization are the keys for making design validation feasible for future industrial-sized designs. The main focus and key features lie in the structure of the simulation model, the abstraction level and the used algorithms, as well as their parallelization on data-parallel architectures. The simulation algorithms should be kept simple to run fast, yet accurate enough to produce acceptable and valuable data for cross-layer validation of complex digital systems.

seit 10.2014, DFG-Projekt: WU 245/16-1    

Simulation on Reconfigurable Heterogeneous Computer Architectures

Projektseite: Simulation on Reconfigurable Heterogeneous Computer Architectures

Since the beginning of the DFG Cluster of Excellence "Simulation Technology" (SimTech) at the University of Stuttgart in 2008, the Institute of Computer Architecture and Computer Engineering (ITI, RA) is an active part of the research within the Stuttgart Research Center for Simulation Technology (SRC SimTech). The institute's research includes the development of fault tolerant simulation algorithms for new, tightly-coupled many-core computer architectures like GPUs, the acceleration of existing simulations on such architectures, as well as the mapping of complex simulation applications to innovative reconfigurable heterogeneous computer architectures

Within the research cluster, Hans-Joachim Wunderlich acts as a principal investigator (PI) and he co-coordinates the research activities of the SimTech Project Network PN2 "High-Performance Simulation across Computer Architectures". This project network is unique in terms of its interdisciplinary nature and its interfaces between the participating researchers and projects. Scientists from computer science, chemistry, physics and chemical engineering work together to develop and provide new solutions for some of the major challenges in simulation technology. The classes of computational problems treated within project network PN2 comprise quantum mechanics, molecular mechanics, electronic structure methods, molecular dynamics, Markov-chain Monte-Carlo simulations and polarizable force fields.

seit 06.2008, SimTech Exzellenz-Cluster    

OTERA: Online Test Strategies for Reliable Reconfigurable Architectures

Projektseite: Online Test Strategies for Reliable Reconfigurable Architectures

Dynamisch rekonfigurierbare Architekturen ermöglichen eine signifikante Beschleunigung verschiedener Anwendungen durch die Anpassung und Optimierung der Struktur des Systems zur Laufzeit. Permanente und transiente Fehler bedrohen die zuverlässigen Betrieb einer solchen Architektur. Dieses Projekt zielt darauf ab, die Zuverlässigkeit von Laufzeit-rekonfigurierbaren Systemen durch eine neuartige System- Level-Strategie für Online-Tests und Online-Anpassung an Fehler zu erhöhen. Dies wird erreicht durch (a) Scheduling, so dass Tests für rekonfigurierbare Ressourcen mit minimaler Auswirkung auf die Leistung ausgeführt werden, (b) Ressourcen-Management, so dass teilweise fehlerhafte Ressourcen für Komponenten verwendet werden, die den fehlerhaften Teil nicht verwenden, und (c) Online-Uberwachung und Error-Checking. Um eine zuverlässige Rekonfiguration zur Laufzeit zu gewährleisten, wird jeder Rekonfigurationsprozess durch eine neuartige und effiziente Kombination von Online-Struktur- und Funktionstests gründlich getestet. Im Vergleich zu bisherigen Fehlertoleranzkonzepten vermeidet dieser Ansatz die hohen Hardwarekosten von struktureller Redundanz. Die eingesparten Ressourcen können zur weiteren Beschleunigung der Anwendungen verwendet werden. Dennoch deckt das vorgeschlagene Verfahren Fehler in den rekonfigurierbaren Ressourcen, der Anwendungslogik und Fehler im Rekonfigurationsprozess ab.

seit 10.2010, DFG-Projekt: WU 245/10-1, 10-2, 10-3   

RA - Abgeschlossene Projekte

HiPS: High-Performance Simulation for High Quality Small Delay Fault Testing

Projektseite: High-Performance Simulation (HiPS) for High Quality Small Delay Fault Testing

Projektpartner:  Department of Creative Informatics - Kyushu Institute of Technology

This project aims to find novel abstraction and algorithm mapping methods to allow highly accurate timing and NFP-aware simulation of multi-million gate circuits on data-parallel architectures such as graphics processing units (GPUs). The expected dramatic speedup compared to the existing state-of-the-art allows fault simulation of millions of faults and thousands of patterns. The increased accuracy of the simulation results allow to optimize test patterns w.r.t. test power and small delay defect coverage in presence of power noise, clock skew or even circuit variations.

01.2015 - 12.2016, DAAD/JSPS PPP Japan Projekt: #57155440  

RM-BIST: Reliability Monitoring and Managing Built-In Self Test

Projektseite: Reliability Monitoring and Managing Built-In Self Test

Das Hauptziel des RM-BIST Projekts ist es, die Test-Infrastruktur (Design for Test, DFT), die primär für den Produktionstest verwendet wird, zur Zuverlässigkeitsinfrastruktur (Design for Reliability, DFR) zu erweitern. Existierende Infrastruktur für den eingebetteten Selbsttest (Built-In Self-Test, BIST) wird durch geeignete Anpassungen während der Lebenszeit eines VLSI Systems wiederverwendet, um eine Systemüberwachung, die Identifikation kritischer Systemzustände und eine Vorhersage der Zuverlässigkeit zu ermöglichen. Zusätzlich wird die modifizierte Infrastruktur genutzt, um die Zuverlässigkeit gezielt zu steigern. Der zu entwickelnde Ansatz soll Fehler identifizieren und überwachen, welche die Systemzuverlässigkeit in verschiedenen Zeitskalen beeinflussen. Durch Prognostizierung sollen diese Fehler gleichzeitig abgemildert werden. Es werden unterschiedliche zuverlässigkeitsreduzierende Effekte behandelt, wie strahlungsinduzierte Soft Errors, intermittierende Fehler aufgrund von Prozess- und Laufzeitvariationen, Alterung von Transistoren und Elektromigration. Es ist das Ziel, eine Laufzeitunterstützung für die Überwachung und Steigerung der Zuverlässigkeit mittels Modifikation und Wiederverwendung existierender Infrastruktur für den eingebetteten Selbsttest unter minimalen Kosten bereitzustellen.

07.2012 - 06.2015, DFG-Projekt: WU 245/13-1    

ROCK: Robuste On-Chip-Kommunikation durch hierarchische Online-Diagnose und -Rekonfiguration

Projektseite: Robuste On-Chip-Kommunikation durch hierarchische Online-Diagnose und -Rekonfiguration

Ziel des Projekts ROCK ist es, robuste Architekturen und zugehörige Entwurfsverfahren für Networks-on-Chip (NoC) zu untersuchen und prototypisch zu entwickeln, um der mit steigender Integrationsdichte zunehmenden Störanfälligkeit der On-Chip-Kommunikationsinfrastruktur gegenüber Umgebungsstrahlung, Übersprechen, Fertigungsvariabilitäten und Alterungseinflüssen zu begegnen. Dazu wird ein Ansatz verfolgt, der im Betrieb (online) Fehlerdiagnose und zielgerichtete Rekonfiguration zur Fehlerbehebung in hierarchischer Weise über die Netzwerkschichten durchführt und dabei schichtenübergreifend eine optimale Kombination von Maßnahmen auswählt. Die Optimalität umfasst die energieminimale Einhaltung von Zusicherungen bezüglich der Performability des Netzwerks, welche unter Einbeziehung der Kommunikationsperformanz und der Fehlerstatistik für das Forschungsgebiet der NoCs neu zu definieren ist. Weitere Anforderungen bestehen in der fehlertoleranten Auslegung der Diagnose- und Rekonfigurationssteuerung sowie in ihrer Transparenz für die über das NoC kommunizierenden Anwendungsprozesse. Die NoC-Architekturen und -Verfahren sind bezüglich Optimalität und Randbedingungen auch im Fehlerfall zu bewerten. Diese Bewertung beruht auf zu schaffenden funktionalen Fehlermodellen, welche mit Netzwerkmodellen zu einer NoC-Fehlersimulation integriert werden.

08.2011 - 12.2015, DFG-Projekt: WU 245/12-1    

OASIS: Online-Ausfallvorhersage mikroelektronischer Schaltungen mittels Alterungssignaturen

Projektseite: Online-Ausfallvorhersage mikroelektronischer Schaltungen mittels Alterungssignaturen

Mikroelektronische Schaltungen sind, wie auch mechanische Komponenten, lebenszeitbegrenzenden Alterungsprozessen ausgesetzt. Um Ausfälle aufgrund der Alterung vorherzusagen, werden Verfahren entwickelt und untersucht, die online (während des Betriebs) die Leistungsfähigkeit und die noch zu erwartende Lebensdauer bestimmen. Mittels Monitoring werden Betriebsbedingungen und Alterungsindikatoren in einer Infrastruktur analysiert, so dass durch Früherkennung einem Ausfall durch systemtechnische Maßnahmen vorgebeugt werden kann. Neue Wartungskonzepte ermöglichen eine erhebliche Vereinfachung von strukturellen Fehlertoleranzmaßnahmen (z.B. Redundanzkonzepten) selbst in sicherheitskritischen Anwendungen, da gezielte Maßnahmen vor Eintritt altersbedingter Fehlfunktionen ergriffen werden können. Die effektive Lebensdauer eines mikroelektronischen Produkts kann mit Hilfe eines derartigen Online-Monitorings auf ein Vielfaches erhöht werden.

03.2011 - 12.2014, DFG-Projekt: WU 245/11-1    

INTESYS: Modellbasierte Testdatenerzeugung zur effizienten Prüfung integrierter Hardware-/Softwaresysteme

Projektseite: Modellbasierte Testdatenerzeugung zur effizienten Prüfung integrierter Hardware-/Softwaresysteme

Funktionen in eingebetteten Systemen werden heutzutage immer häufiger durch integrierte Hard- ware-/Softwaresysteme realisiert, insbesondere ist dies auch bei Prozessautomatisierungssystemen zu beobachten. Merkmal dieser Hardware-/Softwaresysteme ist die enge Kopplung mit technischen Prozessen, wie etwa in den Steuerungen und Regelungen eines Kraftfahrzeugs, die eine zeitabhängige und diskret-kontinuierliche Dynamik aufweisen. Die Prüfung der korrekten Funktionalität des Entwurfs als auch des gefertigten Systems macht aufgrund der hohen Komplexität einen hohen Anteil der Gesamtkosten aus. Es wird daher ein effizientes Vorgehen zur gemeinsamen Prüfung von Hardware und Software dieser eingebetteten Systeme benötigt, das die einzelnen Aspekte Validierung, Debug, Diagnose und Test in sich vereint. Dies beinhaltet die automatisierte Ermittlung von Testdaten, welche Fehler zügig aufdecken und gleichzeitig eine hohe Produktqualität sicherstellen.
Modellbasierte und modellgetriebene Entwicklungs- und Testverfahren gewinnen sowohl in der Forschung als auch in der industriellen Praxis an Bedeutung, da sie die schrittweise Entwicklung von den Anforderungen bis hin zur Implementierung systematisieren. Durch Nutzung von Modellen, welche die Funktionen integrierter Hardware-/Softwaresysteme beschreiben, wird eine höhere Effizienz der Prüfung angestrebt. Wesentliche Ziele des Forschungsvorhabens sind die Testdaten- generierung für Funktion und Struktur aus einem Systemmodell eingebetteter Hardware-/Software- systeme sowie die automatische Auswertung und Fehlerdiagnose. Dies stellt eine Herausforderung dar, welche bis heute nicht zufrieden stellend gelöst werden konnte.

10.2010 - 09.2013, DFG-Projekt: WU 245/9-1    

REALTEST: Test und Zuverlässigkeit nanoelektronischer Systeme



Projektseite: Test und Zuverlässigkeit nanoelektronischer Systeme

Zukünftige nanoelektronische Schaltungen zeigen eine hohe Empfindlichkeit gegenüber sog. Soft Errors, die hier nicht nur die Speicherfelder betrifft, sondern insbesondere auch Speicherelemente in freier Logik (z.B. Flip-Flops). Eines der Ziele von Realtest ist die Entwicklung von robusten Registern für freie Logik die eine bessere Flächeneffizienz besitzen als existierende Ansätze.

01.2006 - 07.2013, DFG-Projekt: WU 245/5-1, 5-2    

Diana: BMBF Projekt: Durchgängige Diagnosefähigkeit für Elektroniksysteme im Automobil

Projektseite: BMBF Projekt: Durchgängige Diagnosefähigkeit für Elektroniksysteme im Automobil

Gemeinsam werden AUDI AG, Continental AG, Infineon Technologies AG und ZMD AG erforschen, wie sich die Analyse- und Diagnosefähigkeiten von elektronischen Steuergeräten im Fahrzeug verbessern lassen. Unter der Leitung von Infineon arbeiten die vier Partner bis 2013 daran, wie eine gezielte Fehlererkennung und damit schnellere Fehlerbehebung beim Automobilhersteller bzw. in der Werkstatt möglich sind. DIANA steht für "Durchgängige Diagnosefähigkeit in Halbleiterbauelementen und übergeordneten Systemen zur Analyse von permanenten und sporadischen Fehlern im Gesamtsystem Automobil". Die Projektpartner werden dabei von zahlreichen Forschungseinrichtungen und Universitäten unterstützt: dem Fraunhofer-Institut für Integrierte Schaltungen Dresden, der Universität der Bundeswehr München und den Universitäten Cottbus, Erlangen-Nürnberg und Stuttgart.

07.2010 - 07.2013, BMBF-Projekt    

AUTOTEST: Structural Field Test for Automotive Applications

Innovations in the automotive industry are driven by the advances in electronics and the widespread use of electronic control units. The goal of this project is to make semiconductor test and diagnosis mechanisms available at the system level, so that system failures caused by semiconductor defects can be analyzed without delay.

Project Partner: Audi AG

06.2009 - 07.2013, AUDI-Projekt    

The DFX Project

Projektseite: DFX

DFX is a logic synthesis tool and gate level simulator for circuit descriptions in VHDL and other hardware description languages. Besides that, DFX contains modern fault simulators and automatic test pattern generators for computer aided testing of integrated circuits.

DAAD Projekt VIGONI: Combining Fault Tolerance and Offline Test Strategies for Nanoscaled Electronics

Projektseite: Combining Fault Tolerance and Offline Test Strategies for Nanoscaled Electronics

Projektpartner: Dipartimento di Automatica e Informatica, Politecnico di Torino

01.2007 - 12.2009, DAAD/Vigoni-Projekt    

DIADEM: Eingebettete Diagnose- und Debugmethoden für VLSI Systeme in Nanometer-Technologie

Projektseite: Eingebettete Diagnose- und Debugmethoden für VLSI Systeme in Nanometer-Technologie

Moderne Herstellungsprozesse und damit produzierte Schaltungen unterliegen starker Variation und sind empfindliche gegenüber äusseren Einflüssen. Dieses Projekt trägt dem Bedarf nach innovativen Diagnoselösungen Rechnung um Entwicklungszeit und -kosten für solche Systeme zu reduzieren.

06.2006 - 05.2009, DFG-Projekt: WU 245/4-1    

Forschergruppe: Konzepte und Methoden zur Ermittlung der Zuverlässigkeit mechatronischer Systeme in frühen Entwicklungsphasen

Projektseite: Konzepte und Methoden zur Ermittlung der Zuverlässigkeit mechatronischer Systeme in frühen Entwicklungsphasen

Die Sicherstellung von bestimmten Zuverlässigkeitsanforderungen in mechatronischen System ist ein wichtiger Entwurfsschritt, insbesondere in Systemen die direkten Einfluss auf deren Benutzer haben. Zur Abschätzung der Systemzuverlässigkeit ist es erforderlich nicht nur einzelne Komponenten, sondern auch deren Interaktion zu berücksichtigen. In diesem Projekt werden Werkzeuge und Techniken untersucht mit denen die Zuverlässigkeit solcher System auf der elektronischen Ebene verbessert werden kann.

09.2002 - 12.2009, DFG-Forschergruppe: WU 245/3-1, 3-2, 3-3    

IBM CAS Project: Improved Testing of VLSI Chips with Power Constraints



Projektseite: Improved Testing of VLSI Chips with Power Constraints

Die Schaltaktivität und damit die Verlustleistung einer Schaltung ist während des Test wesentlich erhöht und deren Einflüsse auf Testzeit, Testzuverlässigkeit sowie Produktzuverlässigkeit berücksichtigt werden muss. Im Rahmen dieses Projekts werden neue Methoden zur Test Planung zur Verwendung mit Clock Gating und Power Gating untersucht.

Projektpartner: IBM Deutschland Entwicklung, IBM CAS

10.2005 - 12.2009, IBM CAS-Projekt    

MAYA: Neue Methoden für den Massiv-Parallel-Test im Hochvolumen, Yield Learning und beste Testqualität



Projektseite: Neue Methoden für den Massiv-Parallel-Test im Hochvolumen, Yield Learning und beste Testqualität

Hochintegrierte digitale Schaltungen erfordern eine sehr grosse Menge an Testmustern. Vorhersagen sprechen hier von einer Vervielfachung um den Faktor 120 in den nächsten Jahren
Ziel des Projekts Maya ist deshalb die Entwicklung und Integration von innovativen Verfahren durch die Testdaten eingebettet generiert und erfasst werden können.

Project Partner: NXP Semiconductors, Hamburg

05.2006 - 04.2009, BMBF-Projekt    

VIVA / LEISTE: Power Conscious Online Test

Projektseite: Power Conscious Online Test

This project tackles issues regarding power consumption during self-test of microprocessors. A new method is proposed which achieves high fault coverage, short test time with a small power/energy budget on the target system.

03.2003 - 10.2005, DFG-Projekt: WU 245/2-2    

AZTEKE: Extended Deterministic Logic Built-In Self-Test

Projektseite: Extended Deterministic Logic Built-In Self-Test

Project Partner: Philips Semiconductors, Hamburg - Germany

03.2002 - 02.2005, BMBF-Projekt: 01M3063C    

DLBIST Method: Deterministic Built-In Self-Test

Projektseite: Deterministic Built-In Self-Test

Project Partner: Philips Electronics, Netherlands

09.2000 - 09.2003, Philips-Projekt    

MMU for Leon

Projektseite: MMU for Leon

Projekt Partner: Gaisler Research, Sweden

12.2002 - 03.2003, Gaisler Research-Projekt    

DAAD Project - ASTRO: Advanced Functional Built-In Self-Test Architectures for System-on-Chip

Projektseite: Advanced Functional Built-In Self-Test Architectures for System-on-Chip

Partner: University of Turin

01.2000 - 12.2002, DAAD/Vigoni-Projekt    

EuNICE: European Network for Initial and Continuing Education in VLSI/SoC Testing using remote ATE facilities

Projektseite: European Network for Initial and Continuing Education in VLSI/SoC Testing using remote ATE facilities

Partner: Universities of Montpellier, Barcelona, Turin, Lubljana and, as industrial partener, Agilent Technologies

 

09.2001 - 07.2004, ESPRIT-Projekt    

BMBF Projekt: Functional Built-In Self-Test

Projektseite: Functional Built-In Self-Test

Partners: Universities of Tallin and Dresden

01.1999 - 03.2003, BMBF-Projekt