Nadereh Hatami
| Name: | M. Sc. Nadereh Hatami |
Adresse: | Universität Stuttgart Institut für Technische Informatik Pfaffenwaldring 47 70569 Stuttgart | |
Raum: | 2.160 | |
Sprechstunde: | nach Vereinbarung | |
Telefon: | +49 - 711 - 685 - 88278 | |
Fax: | +49 - 711 - 685 - 88288 | |
E-Mail: |
Projekte
ROCK: Robuste On-Chip-Kommunikation durch hierarchische Online-Diagnose und -Rekonfiguration
Projektseite: Robuste On-Chip-Kommunikation durch hierarchische Online-Diagnose und -Rekonfiguration Ziel des Projekts ROCK ist es, robuste Architekturen und zugehörige Entwurfsverfahren für Networks-on-Chip (NoC) zu untersuchen und prototypisch zu entwickeln, um der mit steigender Integrationsdichte zunehmenden Störanfälligkeit der On-Chip-Kommunikationsinfrastruktur gegenüber Umgebungsstrahlung, Übersprechen, Fertigungsvariabilitäten und Alterungseinflüssen zu begegnen. Dazu wird ein Ansatz verfolgt, der im Betrieb (online) Fehlerdiagnose und zielgerichtete Rekonfiguration zur Fehlerbehebung in hierarchischer Weise über die Netzwerkschichten durchführt und dabei schichtenübergreifend eine optimale Kombination von Maßnahmen auswählt. Die Optimalität umfasst die energieminimale Einhaltung von Zusicherungen bezüglich der Performability des Netzwerks, welche unter Einbeziehung der Kommunikationsperformanz und der Fehlerstatistik für das Forschungsgebiet der NoCs neu zu definieren ist. Weitere Anforderungen bestehen in der fehlertoleranten Auslegung der Diagnose- und Rekonfigurationssteuerung sowie in ihrer Transparenz für die über das NoC kommunizierenden Anwendungsprozesse. Die NoC-Architekturen und -Verfahren sind bezüglich Optimalität und Randbedingungen auch im Fehlerfall zu bewerten. Diese Bewertung beruht auf zu schaffenden funktionalen Fehlermodellen, welche mit Netzwerkmodellen zu einer NoC-Fehlersimulation integriert werden. | |
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Publikationen
Baranowski, R.; Di Carlo, S.; Hatami, N.; Imhof, M. E.; Kochte, M. A.; Prinetto, P.; Wunderlich, H.-J.; Zoellin, C. G., Efficient Multi-level Fault Simulation of HW/SW Systems for Structural Faults, SCIENCE CHINA Information Sciences, Volume 54, Number 9, pp. 1784-1796
Kochte, M.A.; Zoellin, C.G.; Baranowski, R.; Imhof, M.E.; Wunderlich, H.; Hatami, N.; Carlo, S.D.; Prinetto, P.; , "Efficient Simulation of Structural Faults for the Reliability Evaluation at System-Level," Test Symposium (ATS), 2010 19th IEEE Asian , vol., no., pp.3-8, 1-4 Dec. 2010
doi: 10.1109/ATS.2010.10
Kochte, M.A.; Zoellin, C.G.; Baranowski, R.; Imhof, M.E.; Wunderlich, H.-J.; Hatami, N.; Di Carlo, S.; Prinetto, P.; , "System reliability evaluation using concurrent multi-level simulation of structural faults," Test Conference (ITC), 2010 IEEE International , vol., no., pp.1, 2-4 Nov. 2010
doi: 10.1109/TEST.2010.5699309
Kochte, M.A.; Zoellin, C.G.; Baranowski, R.; Imhof, M.E.; Wunderlich, H.-J; Hatami, N.; Di Carlo, S.; Prinetto, P.; , "Effiziente Simulation von strukturellen Fehlern für die Zuverlässigkeitsanalyse auf Systemebene,"
4. GMM/GI/ITG-Fachtagung Zuverlässigkeit und Entwurf (ZuE'10), Wildbad Kreuth, Germany, Sept. 13-15, 2010, pp.25-32
Hatami, N.; Indaco, M.; Prinetto, P.; Tiotto, G.; , "Communication interface synthesis from TLM 2.0 to RTL," Design & Test Symposium (EWDTS), 2010 East-West , vol., no., pp.222-226, 17-20 Sept. 2010
doi: 10.1109/EWDTS.2010.5742056
Hatami, N.; Prinetto, P.; Trapanese, A.; , "Hardware design methodology to synthesize communication interfaces from TLM to RTL," Automation Quality and Testing Robotics (AQTR), 2010 IEEE International Conference on , vol.2, no., pp.1-5, 28-30 May 2010
doi: 10.1109/AQTR.2010.5520832
Di Carlo, S.; Hatami, N.; Prinetto, P.; , "Test infrastructures evaluation at transaction level," Test Conference, 2009. ITC 2009. International , vol., no., pp.1, 1-6 Nov. 2009
doi: 10.1109/TEST.2009.5355830
Hatami, N.; Ghofrani, A.; Prinetto, P.; Navabi, Z.; , "TLM 2.0 simple sockets synthesis to RTL," Design & Technology of Integrated Systems in Nanoscal Era, 2009. DTIS '09. 4th International Conference on , vol., no., pp.3-8, 6-9 April 2009
doi: 10.1109/DTIS.2009.4938013
Di Carlo, S.; Hatami, N.; Prinetto, P.; Savino, A.; , "System Level Testing via TLM 2.0 Debug Transport Interface," Defect and Fault Tolerance in VLSI Systems, 2009. DFT '09. 24th IEEE International Symposium on , vol., no., pp.286-294, 7-9 Oct. 2009
doi: 10.1109/DFT.2009.46
Hatami, N.; Navabi, Z.; , "An advanced method for synthesizing TLM2-based interfaces," Design & Test Symposium (EWDTS), 2008 East-West , vol., no., pp.104-108, 9-12 Oct. 2008
doi: 10.1109/EWDTS.2008.5580156