Michael Imhof
Name: | Dipl.-Inf. Michael Imhof |
Addresse: | Universität Stuttgart Institut für Technische Informatik Pfaffenwaldring 47 D-70569 Stuttgart Germany |
Raum: | |
Telefon: | (+49) (0)711 / 685 88 393 |
Telefax: | (+49) (0)711 / 685 88 288 |
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Forschung
Projekte
REALTEST: Test und Zuverlässigkeit nanoelektronischer Systeme
| Projektseite: Test und Zuverlässigkeit nanoelektronischer Systeme Zukünftige nanoelektronische Schaltungen zeigen eine hohe Empfindlichkeit gegenüber sog. Soft Errors, die hier nicht nur die Speicherfelder betrifft, sondern insbesondere auch Speicherelemente in freier Logik (z.B. Flip-Flops). Eines der Ziele von Realtest ist die Entwicklung von robusten Registern für freie Logik die eine bessere Flächeneffizienz besitzen als existierende Ansätze. |
seit 01.2006, DFG-Projekt: WU 245/5-1, 5-2 |
OTERA: Online Test Strategies for Reliable Reconfigurable Architectures
| Projektseite: Online Test Strategies for Reliable Reconfigurable Architectures Dynamisch rekonfigurierbare Architekturen ermöglichen eine signifikante Beschleunigung verschiedener Anwendungen durch die Anpassung und Optimierung der Struktur des Systems zur Laufzeit. Permanente und transiente Fehler bedrohen die zuverlässigen Betrieb einer solchen Architektur. Dieses Projekt zielt darauf ab, die Zuverlässigkeit von Laufzeit-rekonfigurierbaren Systemen durch eine neuartige System- Level-Strategie für Online-Tests und Online-Anpassung an Fehler zu erhöhen. Dies wird erreicht durch (a) Scheduling, so dass Tests für rekonfigurierbare Ressourcen mit minimaler Auswirkung auf die Leistung ausgeführt werden, (b) Ressourcen-Management, so dass teilweise fehlerhafte Ressourcen für Komponenten verwendet werden, die den fehlerhaften Teil nicht verwenden, und (c) Online-Uberwachung und Error-Checking. Um eine zuverlässige Rekonfiguration zur Laufzeit zu gewährleisten, wird jeder Rekonfigurationsprozess durch eine neuartige und effiziente Kombination von Online-Struktur- und Funktionstests gründlich getestet. Im Vergleich zu bisherigen Fehlertoleranzkonzepten vermeidet dieser Ansatz die hohen Hardwarekosten von struktureller Redundanz. Die eingesparten Ressourcen können zur weiteren Beschleunigung der Anwendungen verwendet werden. Dennoch deckt das vorgeschlagene Verfahren Fehler in den rekonfigurierbaren Ressourcen, der Anwendungslogik und Fehler im Rekonfigurationsprozess ab. | |
seit 10.2010, DFG-Projekt: WU 245/10-1, 10-2 | ||
ROCK: Robuste On-Chip-Kommunikation durch hierarchische Online-Diagnose und -Rekonfiguration
| Projektseite: Robuste On-Chip-Kommunikation durch hierarchische Online-Diagnose und -Rekonfiguration Ziel des Projekts ROCK ist es, robuste Architekturen und zugehörige Entwurfsverfahren für Networks-on-Chip (NoC) zu untersuchen und prototypisch zu entwickeln, um der mit steigender Integrationsdichte zunehmenden Störanfälligkeit der On-Chip-Kommunikationsinfrastruktur gegenüber Umgebungsstrahlung, Übersprechen, Fertigungsvariabilitäten und Alterungseinflüssen zu begegnen. Dazu wird ein Ansatz verfolgt, der im Betrieb (online) Fehlerdiagnose und zielgerichtete Rekonfiguration zur Fehlerbehebung in hierarchischer Weise über die Netzwerkschichten durchführt und dabei schichtenübergreifend eine optimale Kombination von Maßnahmen auswählt. Die Optimalität umfasst die energieminimale Einhaltung von Zusicherungen bezüglich der Performability des Netzwerks, welche unter Einbeziehung der Kommunikationsperformanz und der Fehlerstatistik für das Forschungsgebiet der NoCs neu zu definieren ist. Weitere Anforderungen bestehen in der fehlertoleranten Auslegung der Diagnose- und Rekonfigurationssteuerung sowie in ihrer Transparenz für die über das NoC kommunizierenden Anwendungsprozesse. Die NoC-Architekturen und -Verfahren sind bezüglich Optimalität und Randbedingungen auch im Fehlerfall zu bewerten. Diese Bewertung beruht auf zu schaffenden funktionalen Fehlermodellen, welche mit Netzwerkmodellen zu einer NoC-Fehlersimulation integriert werden. | |
seit 08.2011, DFG-Projekt: WU 245/12-1 | ||
RM-BIST: Reliability Monitoring and Managing Built-In Self Test
Projektseite: Reliability Monitoring and Managing Built-In Self Test Das Hauptziel des RM-BIST Projekts ist es, die Test-Infrastruktur (Design for Test, DFT), die primär für den Produktionstest verwendet wird, zur Zuverlässigkeitsinfrastruktur (Design for Reliability, DFR) zu erweitern. Existierende Infrastruktur für den eingebetteten Selbsttest (Built-In Self-Test, BIST) wird durch geeignete Anpassungen während der Lebenszeit eines VLSI Systems wiederverwendet, um eine Systemüberwachung, die Identifikation kritischer Systemzustände und eine Vorhersage der Zuverlässigkeit zu ermöglichen. Zusätzlich wird die modifizierte Infrastruktur genutzt, um die Zuverlässigkeit gezielt zu steigern. Der zu entwickelnde Ansatz soll Fehler identifizieren und überwachen, welche die Systemzuverlässigkeit in verschiedenen Zeitskalen beeinflussen. Durch Prognostizierung sollen diese Fehler gleichzeitig abgemildert werden. Es werden unterschiedliche zuverlässigkeitsreduzierende Effekte behandelt, wie strahlungsinduzierte Soft Errors, intermittierende Fehler aufgrund von Prozess- und Laufzeitvariationen, Alterung von Transistoren und Elektromigration. Es ist das Ziel, eine Laufzeitunterstützung für die Überwachung und Steigerung der Zuverlässigkeit mittels Modifikation und Wiederverwendung existierender Infrastruktur für den eingebetteten Selbsttest unter minimalen Kosten bereitzustellen. | |
seit 07.2012, DFG-Projekt: WU 245/13-1 |
The DFX Project
Projektseite: DFX DFX is a logic synthesis tool and gate level simulator for circuit descriptions in VHDL and other hardware description languages. Besides that, DFX contains modern fault simulators and automatic test pattern generators for computer aided testing of integrated circuits. |
Abgeschlossene Projekte
DAAD Projekt VIGONI: Combining Fault Tolerance and Offline Test Strategies for Nanoscaled Electronics
Projektseite: Combining Fault Tolerance and Offline Test Strategies for Nanoscaled Electronics Projektpartner: Dipartimento di Automatica e Informatica, Politecnico di Torino | |
01.2007 - 12.2009, DAAD/Vigoni-Projekt |
IBM CAS Project: Improved Testing of VLSI Chips with Power Constraints
| Projektseite: Improved Testing of VLSI Chips with Power Constraints Die Schaltaktivität und damit die Verlustleistung einer Schaltung ist während des Test wesentlich erhöht und deren Einflüsse auf Testzeit, Testzuverlässigkeit sowie Produktzuverlässigkeit berücksichtigt werden muss. Im Rahmen dieses Projekts werden neue Methoden zur Test Planung zur Verwendung mit Clock Gating und Power Gating untersucht. Projektpartner: IBM Deutschland Entwicklung, IBM CAS |
10.2005 - 12.2009, IBM CAS-Projekt |
Veröffentlichungen
Meine Publikationen auf www.meimhof.de (bibtex/pdf), Google Scholar Citations, DBLP
Zeitschriften und Konferenzbeiträge
2013
- Module Diversification - A Design Method for Reliable Reconfigurable Architectures
H. Zhang, L. Bauer, M. A. Kochte, E. Schneider, C. Braun, M. E. Imhof, H.-J. Wunderlich and J. Henkel
to appear in IEEE International Test Conference (ITC) - Test Strategies for Reliable Runtime Reconfigurable Architectures
L. Bauer, C. Braun, M. E. Imhof, M. A. Kochte, E. Schneider, H. Zhang, J. Henkel and H.-J. Wunderlich
to appear in IEEE Transactions on Computers
2012
- Variation-Aware Fault Grading
A. Czutro, M. E. Imhof, J. Jiang, A. Mumtaz, M. Sauer, B. Becker, I. Polian and H.-J. Wunderlich
Proc. 21st IEEE Asian Test Symposium (ATS'12), Niigata, Japan, November 19-22, 2012, pp. 344-349 - Transparent Structural Online Test for Reconfigurable Systems
M. S. Abdelfattah, L. Bauer, C. Braun, M. E. Imhof, M. A. Kochte, H. Zhang, J. Henkel, and H.-J. Wunderlich
Proc. 18th IEEE International On-Line Testing Symposium (IOLTS'12), Sitges, Spain, June 27-29, 2012, pp. 37-42 - OTERA: Online Test Strategies for Reliable Reconfigurable Architectures
L. Bauer, C. Braun, M. E. Imhof, M. A. Kochte, H. Zhang, H.-J. Wunderlich and J. Henkel
NASA/ESA Conference on Adaptive Hardware and Systems (AHS'12), Nuremberg, Germany, June 25-28, 2012, pp. 38-45 - A Pseudo-Dynamic Comparator for Error Detection in Fault Tolerant Architectures
D. A. Tran, A. Virazel, A. Bosio, L. Dilillo, P. Girard, A. Todri, M. E. Imhof, H.-J. Wunderlich
30th IEEE VLSI Test Symposium (VTS'12), Maui, HI, USA, April 23-26, 2012, pp. 50-55 - Built-in Self-Diagnosis Targeting Arbitrary Defects with Partial Pseudo-Exhaustive Test
A. Cook, S. Hellebrand, M. E. Imhof, A. Mumtaz, H.-J. Wunderlich
13th IEEE Latin-American Test Workshop (LATW'12), Quito, Ecuador, April 10-13, 2012, pp.1-4
2011
- Embedded Test for Highly Accurate Defect Localization
A. Mumtaz, M. E. Imhof, S. Holst, H.-J. Wunderlich
20th IEEE Asian Test Symposium (ATS'11), New Delhi, India, November 21-23, 2011, pp. 213-218 - Efficient Multi-level Fault Simulation of HW/SW Systems for Structural Faults
R. Baranowski, S. Di Carlo, N. Hatami, M. E. Imhof, M. A. Kochte, P. Prinetto, H.-J. Wunderlich, C. G. Zoellin
SCIENCE CHINA Information Sciences, Volume 54, Number 9, pp. 1784-1796 - Eingebetteter Test zur Hochgenauen Defekt-Lokalisierung
A. Mumtaz, M. E. Imhof, S. Holst, H.-J. Wunderlich
5. GMM/GI/ITG-Fachtagung Zuverlässigkeit und Entwurf (ZuE'11), Hamburg-Harburg, Germany, September 27-29, 2011, pp. 43-47 - Korrektur transienter Fehler in eingebetteten Speicherelementen
M. E. Imhof, H.-J. Wunderlich
5. GMM/GI/ITG-Fachtagung Zuverlässigkeit und Entwurf (ZuE'11), Hamburg-Harburg, Germany, September 27-29, 2011, pp. 76-83 - P-PET: Partial Pseudo-Exhaustive Test for High Defect Coverage
A. Mumtaz, M. E. Imhof, H.-J. Wunderlich
IEEE International Test Conference (ITC'11), Anaheim, CA, USA, September 18-23, 2011 - Soft Error Correction in Embedded Storage Elements
M. E. Imhof, H.-J. Wunderlich
17th IEEE International On-Line Testing Symposium (IOLTS'11), Athens, Greece, July 13-15, 2011, pp. 169-174
2010
- Efficient Simulation of Structural Faults for the Reliability Evaluation at System-Level
M. A. Kochte, C. G. Zoellin, R. Baranowski, M. E. Imhof, H.-J. Wunderlich, N. Hatami, S. Di Carlo, P. Prinetto
19th IEEE Asian Test Symposium (ATS'10), Shanghai, China, December 1-4, 2010, pp. 3-8 - System Reliability Evaluation Using Concurrent Multi-Level Simulation of Structural Faults
M. A. Kochte, C. G. Zoellin, R. Baranowski, M. E. Imhof, H.-J. Wunderlich, N. Hatami, S. Di Carlo, P. Prinetto
International Test Conference (ITC'10), Austin, TX, USA, October 31 - November 5, 2010 - Effiziente Simulation von strukturellen Fehlern für die Zuverlässigkeitsanalyse auf Systemebene
M. A. Kochte, C. G. Zoellin, R. Baranowski, M. E. Imhof, H.-J. Wunderlich, N. Hatami, S. Di Carlo, P. Prinetto
4. GMM/GI/ITG-Fachtagung Zuverlässigkeit und Entwurf (ZuE'10), Wildbad Kreuth, Germany, September 13-15, 2010, pp.25-32
2009
- Test Exploration and Validation Using Transaction Level Models
M. A. Kochte, C. G. Zoellin, M. E. Imhof, R. Salimi Khaligh, M. Radetzki, H.-J. Wunderlich, S. Di Carlo, P. Prinetto
Design, Automation and Test in Europe (DATE'09), Nice, France, April 20-24, 2009, pp. 1250-1253
2008
- Erkennung von transienten Fehlern in Schaltungen mit reduzierter Verlustleistung
Detection of transient faults in circuits with reduced power dissipation
M. E. Imhof, H.-J. Wunderlich, C. G. Zoellin
2. GMM/GI/ITG-Fachtagung Zuverlässigkeit und Entwurf (ZuE'08), Ingolstadt, Germany, September 29 - October 01, 2008, pp. 107-114 - Integrating Scan Design and Soft Error Correction in Low-Power Applications
M. E. Imhof, H.-J. Wunderlich, C. G. Zoellin
14th IEEE International On-Line Testing Symposium (IOLTS'08), Rhodes, Greece, July 7-9, 2008, pp. 59-64 - Scan Chain Clustering for Test Power Reduction
M. Elm, M. E. Imhof, H.-J. Wunderlich, C. G. Zoellin, J. Leenstra, N. Maeding
45th ACM/IEEE Design Automation Conference (DAC'08), Anaheim, CA, USA, June 8-13, 2008, pp. 828-833 - Test Set Stripping Limiting the Maximum Number of Specified Bits
M. A. Kochte, C. G. Zoellin, M. E. Imhof, H.-J. Wunderlich
4th IEEE International Symposium on Electronic Design, Test & Applications (DELTA'08), Hong Kong, January 23-25, 2008, pp. 581-586 Best Paper Award
2007
- Scan Test Planning for Power Reduction
M.E. Imhof, C.G. Zoellin, H.-J. Wunderlich
44th ACM/IEEE Design Automation Conference (DAC'08), San Diego, CA, USA, June 4-8, 2007, pp. 521-526 - Verlustleistungsoptimierende Testplanung zur Steigerung von Zuverlässigkeit und Ausbeute
M.E. Imhof, C.G. Zoellin, H.-J. Wunderlich, N. Maeding, J. Leenstra
1. GMM/GI/ITG-Fachtagung Zuverlässigkeit und Entwurf (ZuE'07), Munich, Germany, March 26-28, 2007, pp. 69-76
Workshopbeiträge
2011
- Mixed-Mode-Mustererzeugung für hohe Defekterfassung beim Eingebetteten Test
A. Mumtaz, M. E. Imhof, H.-J. Wunderlich
23. GI/GMM/ITG Workshop "Testmethoden und Zuverlässigkeit von Schaltungen und Systemen" (TuZ'11), Passau, Germany, February 27 - March 1, 2011
2009
- Modellierung der Testinfrastruktur auf der Transaktionsebene
Michael A. Kochte, Christian G. Zoellin, Michael E. Imhof, Rauf Salimi Khaligh, Martin Radetzki, Hans-Joachim Wunderlich, Stefano Di Carlo, Paolo Prinetto
21th ITG/GI/GMM Workshop "Testmethoden und Zuverlaessigkeit von Schaltungen und Systemen" (TuZ'09), Bremen, Germany, February 15-17, 2009
2008
- Integrating Scan Design and Soft Error Correction in Low-Power Applications
Michael E. Imhof, Hans-Joachim Wunderlich, Christian G. Zoellin
1st Workshop on Low Power Design Impact on Test and Reliability (LPonTR'08), Verbania, Italy, May 25-29, 2008 - Reduktion der Verlustleistung beim Selbsttest durch Verwendung testmengenspezifischer Information
Michael E. Imhof, Hans-Joachim Wunderlich, Christian G. Zoellin, Jens Leenstra, Nicolas Maeding
20th ITG/GI/GMM Workshop "Testmethoden und Zuverlaessigkeit von Schaltungen und Systemen" (TuZ'08), Wien, Austria, February 24-26, 2008
Lehre
Vorlesungen, Übungen, Praktika
(Haupt-) Seminare
SS 2012 | |
SS 2011 | |
SS 2009 | |
SS 2006 | Designing High Performant Systems: Statistical Timing Analysis and Optimization |
Master-, Diplom- und Studienarbeiten, Projektarbeiten
WS2013 | Accelerated Computation Using Runtime Partial Reconfiguration |
SS2013 | Micro Architecture for Fault Tolerant NoCs |
Online Self-Test Wrapper for Runtime-Reconfigurable Systems | |
Embedding Deterministic patterns in Partial Pseudo-Exhaustive Test | |
WS2012 | Entwicklung einer FPGA-basierten Konsolidierungseinheit für Fließkomma- und Ganzzahldaten im Einsatzbereich der zivilen Luftfahrt |
SS2011 | Evaluation of Advanced Techniques for Structural FPGA Self-Test |
WS2010 | DFX-Webinterface |
WS2009 | Algorithmen-basierte Fehlertoleranz in Many-Core Systemen |
WS2008 | High Precision Encoder System Optimized for Speed Applications |
SS2008 | pop2pc: power of peer2peer computing |
WS2007 | Partial Scan Design for Generation of Minimal Size, Balanced ATPG Models |
Comparison of Asynchronous Design Styles on the Basis of a Network-on-a-Chip Switch | |
SS2007 | Survey and Defect-Analysis of Power Gating Structures |
Fehlersimulation von kleinen Gatterverzögerungsfehlern unter der Annahme von Parametervariationen | |
Erzeugung pseudoerschöpfender Testmuster für große Schaltnetze | |
WS2006 | Graphenalgorithmen zur Optimierung von Scanketten im Selbsttest |
Author: Michael Imhof
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