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Modellierung von Verbindungsleitungen zur GPU-beschleunigten Simulation auf Switch-Ebene

Motivation

Simulation ist essentiell in der Entwurfs- und Test-Validierung nano-elektronischer Schaltungen und wird typischerweise auf verschiedenen Abstraktionsebenen durchgeführt. Durch akkuratere Simulationsmodelle können Schalteffekte in CMOS Schaltkreisen genauer modelliert werden. Insbesondere bei Fehlern in der Verbindungsleitungsstruktur von CMOS Schaltungen liefern Simulationen auf hoher Abstaktionsebene keine brauchbaren Ergebnisse. Der Rechenaufwand einer genauen Simulation auf niedriger Ebene (SPICE) ist jedoch sehr hoch. Stattdessen werden immernoch aufgrund der Schnelligkeit die Simulation auf Switch oder Gatter-Ebene bevorzugt. Mit Hilfe der Beschleunigung durch Grafikkarten ist es hierbei erstmals möglich geworden Zeit-akkurate Simulation für Millionen von Gattern sogar auf Switch-Ebene durchzuführen [1] und dort Fehler in elektrischen Parametern in CMOS-Zellen zu simulieren [2].

Ziele

Der Focus der Arbeit besteht im Wesentlichen aus folgenden Punkten:

  • Erweiterung eines GPU-basierten Switch-Ebenen Simulators [1] zur Modellierung von Verbindungsleitungen
  • Erweiterung des Modells zur Modellierung von Fehlern [2] in Verbindungsleitungen (Resistive Fehler, Brückenfehler)
  • Untersuchung der Genauigkeit der Modelling mithilfe von SPICE Simulationen

 Genauere Ziele/Ausrichtungen werden nach einem persönlichem Gespräch festgelegt.

Voraussetzungen:

  • Kenntnisse im Bereich Rechnerorganisation oder Rechnerarchitektur (insbes. Grundkenntnisse d. Elektrotechnik sowie Schaltungssimulation)
  • Java, C/CUDA, Bash, Python, SPICE, Linux

Quellenangabe:

[1] Data-Parallel Simulation for Fast and Accurate Timing Validation of CMOS Circuits
Schneider, E., Holst, S., Wen, X. and Wunderlich, H.-J.
Proceedings of the 33rd IEEE/ACM International Conference on Computer-Aided Design (ICCAD'14), San Jose, California, USA, 3-6 November 2014, pp. 17-23

[2] High-Throughput Transistor-Level Fault Simulation on GPUs
Schneider, E. and Wunderlich, H.-J.
Proceedings of the 25th IEEE Asian Test Symposium (ATS'16), Hiroshima, Japan, 21-24 November 2016, pp. 150-155

 

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