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Bachelor/Masterarbeit: Effiziente Fehlersimulation von Rekonfigurierbaren Scan-Netzen

Um eine reibungslose Chipentwicklung zu ermöglichen und die Verlässlichkeit von hochintegrierten Schaltungen zu erhöhen, werden Chipentwürfe um spezielle Instrumente für Post-Silicon-Validierung und Debug, Produktionstest und Diagnose, sowie für Systembetrieb und Instandhaltung erweitert. Rekonfigurierbare Scan-Netze sind ein geeigneter Zugriffsmechanismus für diese On-Chip-Infrastruktur und werden durch den IEEE Strandard 1687 (Internal JTAG, IJTAG) normiert. Sie integrieren eingebettete Instrumente und sog. Konfigurationsregister in ein gemeinsames Netz, in dem der Datenfluss von Konfigurationsregistern bestimmt wird.

Rekonfigurierbare Scan-Netze sind für Herstellungsdefekte anfällig, die Post-Silicon-Debug verhindern und sehr hohe Entwicklungskosten verursachen können. Die Flexibilität dieser Strukturen stellt eine große Herausforderung dar: Die begrenzte serielle Schnittstelle, die große sequenzielle Tiefe und die komplexen sequenziellen und kombinatorischen Abhängigkeiten rekonfigurierbarer Scan-Netze übersteigen die Leistungsfähigkeit moderner Algorithmen zur sequenziellen Fehlersimulation.

Im Rahmen dieser Bachelor- oder Masterarbeit soll eine Methode zur effizienten Fehlersimulation von rekonfigurierbaren Scan-Netzen entwickelt und implementiert werden.

Aufgaben:

  • Analyse der Anwendbarkeit von bestehenden Algorithmen zur Fehlersimulation von sequenziellen Schaltungen.

  • Systematisierung und Klassifikation der Fehlerauswirkung in rekonfigurierbaren Scan-Netzen.

  • Entwicklung und Implementierung eines Fehlersimulators für einfache Haftfehler.

  • Analyse der Leistungsfähigkeit gegenüber einem kommerziellen Fehlersimulator.

Voraussetzungen:

  • Kenntnisse in C++ (oder JAVA)

Kontakt:

Michael Kochte (Email: michael.kochte@informatik.uni-stuttgart.de)

Hans-Joachim Wunderlich (Email: wu@informatik.uni-stuttgart.de)