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ROCK: Robuste On-Chip-Kommunikation durch hierarchische Online-Diagnose und -Rekonfiguration

Projektbeschreibung

Ziel des Projekts ROCK ist es, robuste Architekturen und zugehörige Entwurfsverfahren für Networks-on-Chip (NoC) zu untersuchen und prototypisch zu entwickeln, um der mit steigender Integrationsdichte zunehmenden Störanfälligkeit der On-Chip-Kommunikationsinfrastruktur gegenüber Umgebungsstrahlung, Übersprechen, Fertigungsvariabilitäten und Alterungseinflüssen zu begegnen. Dazu wird ein Ansatz verfolgt, der im Betrieb (online) Fehlerdiagnose und zielgerichtete Rekonfiguration zur Fehlerbehebung in hierarchischer Weise über die Netzwerkschichten durchführt und dabei schichtenübergreifend eine optimale Kombination von Maßnahmen auswählt. Die Optimalität umfasst die energieminimale Einhaltung von Zusicherungen bezüglich der Performability des Netzwerks, welche unter Einbeziehung der Kommunikationsperformanz und der Fehlerstatistik für das Forschungsgebiet der NoCs neu zu definieren ist. Weitere Anforderungen bestehen in der fehlertoleranten Auslegung der Diagnose- und Rekonfigurationssteuerung sowie in ihrer Transparenz für die über das NoC kommunizierenden Anwendungsprozesse. Die NoC-Architekturen und -Verfahren sind bezüglich Optimalität und Randbedingungen auch im Fehlerfall zu bewerten. Diese Bewertung beruht auf zu schaffenden funktionalen Fehlermodellen, welche mit Netzwerkmodellen zu einer NoC-Fehlersimulation integriert werden.

 


Publikationen

 

    Zeitschriften und Konferenzberichte
    • Schley, G.; Radetzki, M.:
      Fault Tolerant Routing for Hierarchically Organized Networks-on-Chip
      In Proceedings 23rd Euromicro International Conference on Parallel, Distributed and Network-based Processing (PDP'15)
    • Schley, G.; Radetzki, M.:
      Schichtenübergreifende Fehlertoleranz in On-Chip Verbindungsnetzwerken
      In Proceedings Zuverlässigkeit und Entwurf (ZuE'13)
    • Eggenberger, M.; Radetzki, M.:
      Fine Grained Adaptive Simulation with Application to NoCs.
      In Proceedings Forum on Design Languages (FDL'13)
    • Xu T.; Schley G.; Liljeberg P.; Radetzki M.; Plosila J.; Tenhunen H.:
      Optimal placement of vertical connections in 3D Network-on-Chip
      Journal of Systems Architecture, Volume 59, Issue 7, 2013
    • Eggenberger, M.; Radetzki, M.:
      Scalable Parallel Simulation of Networks on Chip
      In Proceedings 7th International Symposium on Networks-on-Chip (NOCS'13)
    • Schley, G.; Batzolis, N.; Radetzki, M.:
      Fault Localizing End-to-End Flow Control Protocol for Networks-on-Chip
      In Proceedings EUROMICRO Conference on Parallel, Distributed and Network-Based Processing (PDP'13)
    Workshop-Beiträge

 


Projektpartner

 


Kontakt