Adan Kohler

Projekt:

Teilprojekt "Simulation hardware/software modelling and interfacing for NoC MPSoC Computers" innerhalb des Clusters "Simulation Technology" (SimTech)

Forschungsinteressen:

• Many-Core Architekturen mit integrierten Verbindungsnetzwerken ("Network-on-Chip", NoC)
• Schnittstellen (APIs) für NoC-gestütze Many-Core Architekturen
• Kommunikationsoptimierung für High-Performance-Computing Anwendungen
• Fehlertoleranz in NoCs
• Modellierung und effiziente Simulation von NoCs

Veröffentlichungen:

• A. Kohler und M. Radetzki, "Latency-optimized Collectives for High Performance on Intel's Single-chip Cloud Computer," in Proc. Many-core Applications Research Community (MARC) Symposium at RWTH Aachen University, S. Lankes und C. Clauss, Eds. Aachen, Deutschland, 29.-30. November 2012, pp. 7-12, ISBN 978-3-00-039545-1.
  
  
• A. Kohler, M. Radetzki, P. Gschwandtner und T. Fahringer, "Low-Latency Collectives for the Intel SCC," in Proc. Conference on Cluster Computing (CLUSTER), Peking, China, 24.-28. September 2012, pp. 346-354.
  
  
• A. Kohler, J. M. Castillo-Sanchez, J. Gross und M. Radetzki, "Minimal MPI as Programming Interface for Multicore System-on-Chips," in Proc. Forum on Specification and Design Languages (FDL), Wien, Österreich, 18.-20. September 2012, pp. 127-134.
  
  
• A. Kohler und M. Radetzki, "Optimized Reduce for Mesh-Based NoC Multiprocessors," in Proc. 26th IEEE International Parallel and Distributed Processing Symposium, Workshops & PhD Forum (IPDPSW), Shanghai, China, 21.-25. Mai 2012, pp. 904-913.
  
  
• M. Radetzki und A. Kohler, "Cost-based Deflection Routing for Intelligent NoC Switches," in Solutions on Embedded Systems, Lecture Notes in Electrical Engineering, vol. 81, M. Conti, S. Orcioni, N. Martinez Madrid und R.E.D. Seepold, Eds. Springer, 2011, pp. 77-90.
  
  
• G. Schley, M. Radetzki und A. Kohler, "Degradability Enabled Routing for Network-on-Chip Switches," it - Information Technology, vol. 52, no. 4, August 2010, pp. 201-208.
  
  
• A. Kohler, G. Schley und M. Radetzki, "Fault Tolerant Network on Chip Switching With Graceful Performance Degradation," IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 29, no. 6, Juni 2010, pp. 883-896.
  
  
• A. Kohler und M. Radetzki, "A SystemC TLM2 Model of Communication in Wormhole Switched Networks-on-Chip," in Proc. 12th Forum on Specification and Design Languages (FDL), Sophia Antipolis, Frankreich, 22.-24. September 2009.
  
  
• A. Kohler und M. Radetzki, "Degradierbare Switches für fehlertolerante Networks-on-Chip," in 3. GMM/GI/ITG-Fachtagung Zuverlässigkeit und Entwurf (ZuE), Stuttgart, Deutschland, 21.-23. September 2009.
  
  
• M. Radetzki und A. Kohler, "An Intelligent Deflection Router for Networks-on-Chip," in Proc. 7th Workshop on Intelligent Solutions in Embedded Systems (WISES), Ancona, Italien, Juni 2009.
  
  
• A. Kohler und M. Radetzki, "Fault-Tolerant Architecture and Deflection Routing for Degradable NoC Switches," in Proc. 3rd ACM/IEEE International Symposium on Networks-on-Chip (NOCS), San Diego, CA, USA, 10.-13. Mai 2009 (Akzeptanzrate 18%), pp. 22-31.
  
  
• A. Kohler und M. Radetzki, "Modellierung und Simulation von Networks-on-Chip mit OSCI TLM2," in 12. Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV), C. Gremzow und N. Moser, Eds. Berlin, Deutschland, 2.-4. März 2009, pp. 207-216, ISBN 978-3-7983-2118-2.

Lehre:

• SimTech Seminar: Parallel Programming (SS 11)
• Seminar: Advanced Topics in Embedded Systems (WS 10/11)
• Seminar: Reliable Networks-On-Chip in the Many-Core Era (SS 09)
• Übung: Hardware-Software-Systementwurf (WS 08/09)

Abschlussarbeiten (Master-, Bachelor-, Diplom- und Studienarbeiten)

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